半導体装置とその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：岩佐義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平10-352828
公開番号（公開出願番号）：特開2000-183337
出願日： 1998年12月11日
公開日（公表日）： 2000年06月30日
要約：

【要約】【課題】ゲート寄生抵抗RG を低減し、スイッチングスピードの向上を実現するとともに高集積化を実現する。【解決手段】ドレイン電極となる半導体基板101上にドレインと同電位の電界緩和領域102があり、電界緩和領域102と反対の導電型のベース領域106、電界緩和領域102と同じ導電型のソース領域107がある。基板表面からソース領域107、ベース領域106を貫通して電界緩和領域102に達する溝103が形成されている。溝103の内側はゲート絶縁膜104を挟んで、ポリシリコン等を材質としたゲート電極105で充填されている。ゲート電極上部はチタンなどの金属とシリコンの合金層(シリサイド層)109である。ベース領域106、ソース領域107の表面はシリサイド層110である。

請求項（抜粋）：

半導体基板上に溝が形成されており、溝内をゲート電極として使用するMOS構造を持った半導体装置において、ゲートポリシリコンおよびシリコン拡散層にシリサイド層を接続させた構造を有することを特徴とする半導体装置。

FI (4件)：

H01L 29/78 652 L , H01L 29/78 652 K , H01L 29/78 652 C , H01L 29/78 652 M

引用特許：

審査官引用 (4件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平4-224550 出願人：日本電信電話株式会社
MOS型半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-326269 出願人：富士電機株式会社
特開昭63-186476

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