特許
J-GLOBAL ID：200903085262156231

半導体チップ搭載用基板の製造法および半導体装置

発明者：
中村 英博

中村 英博 について

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山崎 聡夫

山崎 聡夫 について

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市村 茂樹

市村 茂樹 について


出願人/特許権者：
日立化成工業株式会社

日立化成工業株式会社 について


代理人 (1件)： 若林 邦彦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-330052
公開番号（公開出願番号）：特開平11-163207
出願日： 1997年12月01日
公開日（公表日）： 1999年06月18日
要約：
【要約】【課題】 フェースダウン実装用インターポーザにおいて、半導体チップとの接続端子と実装領域内入出力端子の引き回し配線の密度を向上させた半導体チップ搭載用基板の製造法およびその半導体チップ搭載用基板を使用した半導体装置を提供する。【解決手段】 第1の金属層上にこの金属層と選択エッチング可能な第2の金属層が形成され、さらに第2の金属層上に第1の金属層と同じ組成の金属で厚さが第1の金属層と異なる第3の金属層が形成された3層からなる金属箔において、第1金属層に所定の大きさの突起電極群をエッチングにより形成する。この部材を用いて、この部材の突起群の表面を、別途準備した3層箔の第3金属層と対向せしめ、熱硬化可能な樹脂を介して、突起群の表面を第3金属層表面と加圧接触させる。上記の部材の最外層の第3金属側を少なくとも、はんだボール接続可能端子が形成されるようエッチングすることにより半導体チップ搭載用基板を製造する。
請求項（抜粋）：
A.第一の金属層と第二の金属層を備える第一の回路形成材料を準備する工程、B.第一の金属層をエッチングして層間接続用の柱状パターンを形成する工程、C.前記柱状パターンの形成された面と、第三の金属層を備える第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第三の金属層を電気的に接続させる工程、D.前記第二、第三の金属層をエッチングし所定の配線パターンを形成する工程を備える半導体チップ搭載用基板の製造法。
IPC (3件)：
H01L 23/12 ,  H01L 21/60 311 ,  H05K 3/40
FI (3件)：
H01L 23/12 L ,  H01L 21/60 311 S ,  H05K 3/40 Z
引用特許：
審査官引用 (4件)
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