特許
J-GLOBAL ID：200903085356417624

SOI-MOS電界効果トランジスタ製造方法

発明者：
呉 貞 姫

呉 貞 姫 について


出願人/特許権者：
株式会社ハイニックスセミコンダクター

株式会社ハイニックスセミコンダクター について


代理人 (1件)： 瀬谷 徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-170062
公開番号（公開出願番号）：特開2002-033490
出願日： 2001年06月05日
公開日（公表日）： 2002年01月31日
要約：
【要約】【課題】 半導体集積回路の形成時に発生するしきい値電圧(Vt)の変化と寄生バイポーラ効果を改善する。【解決手段】 SOI基板10上に、埋め込み酸化膜11とアクティブシリコン膜12を順次形成し、第1フォトレジスト膜13を形成し、イオン注入工程によりリセスチャンネル領域14を形成し、リセスチャンネル領域をエッチングし、側壁にダミースペーサ15を形成し、リセスチャンネル領域上にゲート16を形成し、アクティブシリコン膜とゲートの上部に第2フォトレジスト膜17を形成し、イオンを注入してLDD領域14aを形成し、低濃度不純物イオンを注入し低濃度イオン領域18を形成し、リセスチャンネル側壁にスペーサ19を形成し、アクティブシリコン膜に高濃度不純物イオンを注入し、ソース領域20及びドレイン領域21を形成し、ソース/ドレイン電極、ゲート電極を形成した。
請求項（抜粋）：
SOI(Silicon On Insulator)基板上に埋め込み酸化膜とアクティブシリコン膜を順次形成する段階1と、前記アクティブシリコン膜上にチャンネルを形成するための第1フォトレジスト膜を形成する段階2と、前記第1フォトレジスト膜の形成の後、前記アクティブシリコン膜が露出された部分にイオン注入工程によりリセスチャンネル領域を形成する段階3と、前記第1フォトレジスト膜をマスクにして前記アクティブシリコン膜を所定の深さエッチングし、前記リセスチャンネル領域にチャンネルを形成する段階4と、前記エッチングされたアクティブシリコン膜の両側壁にダミースペーサを形成する段階5と、前記ダミースペーサ間の前記リセスチャンネル領域上にゲートを形成する段階6と、前記第1フォトレジスト膜を除去した後、前記ダミースペーサが形成された領域を除外した前記アクティブシリコン膜と前記ゲートの上部に第2フォトレジスト膜を形成する段階7と、前記ダミースペーサとゲート間に各々定義されたリセスチャンネル領域にイオンを注入してLDD(Lightly Doped Drain)領域を形成する段階8と、前記ダミースペーサを除去した後、前記ゲートの両サイドに定義されたリセスチャンネル領域に低濃度不純物イオンを注入し、低濃度イオン領域を形成する段階9と、前記リセスチャンネル領域の両側壁にスペーサを形成する段階10と、前記第2フォトレジスト膜を除去した後、前記アクティブシリコン膜に高濃度不純物イオンを注入し、ソース領域及びドレイン領域を形成する段階11と、前記ソース領域及びドレイン領域を形成した後、得られた構造物上に金属配線工程によりソース/ドレイン電極、及びゲート電極を形成する段階12とを含んでなることを特徴とするSOI-MOS電界効果トランジスタ製造方法。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
FI (5件)：
H01L 29/78 618 D ,  H01L 29/78 616 A ,  H01L 29/78 616 S ,  H01L 29/78 616 V ,  H01L 29/78 617 J
Fターム (24件)：
5F110AA08 ,  5F110AA30 ,  5F110BB05 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE31 ,  5F110FF02 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG25 ,  5F110GG52 ,  5F110GG58 ,  5F110HJ02 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK40 ,  5F110HM02 ,  5F110HM15 ,  5F110QQ11
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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