特許

J-GLOBAL ID：200903097573262033

半導体装置およびその製造方法

発明者： 福島 康守
出願人/特許権者： シャープ株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-310233
公開番号（公開出願番号）：特開2000-138375
出願日： 1998年10月30日
公開日（公表日）： 2000年05月16日
要約：

【要約】【課題】 電気的特性のばらつきを低減できると共に、サリサイド工程においてブリッジショートを防止できる高速動作が可能な半導体装置およびその製造方法を提供する。【解決手段】 シリコン基板1上に絶縁層2,SOI層3が形成されたSOI基板において、SOI層3にチャネル領域19,LDD領域15aおよびソース/ドレイン接合領域17,18とを形成する。上記チャネル領域19上にゲート絶縁膜を介して両側壁がSOI基板に対して略垂直な形状のゲート電極14を形成する。上記ゲート電極14の両側壁側かつLDD領域15a上に酸化膜スペーサ16を形成する。上記ソース/ドレイン接合領域17,18の厚さがチャネル領域19よりも厚く、かつ、各LDD領域15aの厚さがチャネル領域19側からソース接合領域17側およびドレイン接合領域18側に向かって夫々徐々に厚くなるように連続的に変化する。

請求項（抜粋）：

シリコン基板と、上記シリコン基板上に形成された絶縁層と、上記絶縁層上に形成されたSOI層とを備えた半導体装置であって、上記SOI層に形成されたチャネル領域と、上記SOI層の上記チャネル領域の両側に夫々形成されたLDD領域と、上記SOI層の上記LDD領域の外側に夫々形成されたソース接合領域,ドレイン接合領域と、上記チャネル領域上にゲート絶縁膜を介して形成され、両側壁が上記SOI基板に対して略垂直な形状のゲート電極と、上記ゲート電極の両側壁側かつ上記LDD領域上に形成された酸化膜スペーサとを備え、上記ソース接合領域,ドレイン接合領域の厚さが上記チャネル領域よりも厚く、かつ、上記各LDD領域の厚さが上記チャネル領域側から上記ソース接合領域側および上記ドレイン接合領域側に向かって夫々徐々に厚くなるように連続的に変化していることを特徴とする半導体装置。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (3件)：

H01L 29/78 616 A ,  H01L 29/78 616 M ,  H01L 29/78 618 C

Fターム (19件)：

5F110AA06 ,  5F110AA26 ,  5F110AA30 ,  5F110CC02 ,  5F110DD05 ,  5F110EE05 ,  5F110EE09 ,  5F110EE31 ,  5F110EE47 ,  5F110EE48 ,  5F110EE50 ,  5F110FF02 ,  5F110GG22 ,  5F110GG25 ,  5F110GG41 ,  5F110HJ13 ,  5F110HM15 ,  5F110QQ04 ,  5F110QQ11

引用特許：

審査官引用 (2件)

• 半導体素子のトランジスター及びその製造方法
  公報種別：公開公報   出願番号：特願平8-152113   出願人：現代電子産業株式会社
• 液晶表示装置用薄膜トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平4-126557   出願人：株式会社東芝