特許
J-GLOBAL ID：200903085358994874

短絡保護回路

発明者：
上岡 賢一

上岡 賢一 について


出願人/特許権者：
新日本無線株式会社

新日本無線株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願平10-297577
公開番号（公開出願番号）：特開2000-115987
出願日： 1998年10月06日
公開日（公表日）： 2000年04月21日
要約：
【要約】【課題】 正電圧用の定電圧レギュレータを製造する場合と同じ半導体製造プロセスにより製造することができる短絡保護回路を提供する。【解決手段】 負荷電流の増大に伴い、第2の抵抗器9の電圧降下が増大し、その電圧が第4のNチャンネルエンハンスメントCMOSトランシ ゙スタ4のスレッショルド電圧を超えると、第4のNチャンネルエンハンスメントCMOSトランシ ゙スタ4が導通し、それにより、第1のPチャンネルエンハンスメントCMOSトランシ ゙スタ5が導通し、さらに、第2のNチャンネルエンハンスメントCMOSトランシ ゙スタ2が導通し、出力トランジスタ1のゲート電位が負電圧VSSに保持され、出力トランジスタ1が非導通状態とされるため、過大な出力電流が流れることなく、短絡保護が図られるようになっている。
請求項（抜粋）：
被安定化電圧が印加される入力端子と、安定化電圧とが出力される出力端子との間に、CMOSトランジスタによる出力トランジスタが直列接続され、前記出力端子における出力電圧に応じたフィードバック電圧と所定の基準電圧との大小比較により前記出力トランジスタの動作が制御されるよう構成されると共に、所定の半導体基板をベースに集積回路化されてなる定電圧レギュレータにおける短絡保護回路であって、所定以上の出力電流の発生により導通状態とされる過電流検出用のCMOSトランジスタを有し、当該過電流検出用のCMOSトランジスタの導通により前記出力トランジスタを非導通状態とするよう構成されてなる短絡保護回路において、前記過電流検出用のCMOSトランジスタを前記所定の半導体基板と同じ半導体をチャンネルとするものとすると共に、当該過電流検出用のCMOSトランジスタのドレインを、前記所定の半導体基板の半導体と逆極性の半導体をチャンネルとするディプレッションCMOSトランジスタを介して前記所定の半導体基板へ接続するようにしてなることを特徴とする短絡保護回路。
IPC (3件)：
H02H 3/08 ,  G05F 1/10 ,  G05F 1/10 301
FI (3件)：
H02H 3/08 T ,  G05F 1/10 M ,  G05F 1/10 301 B
Fターム (19件)：
5G004AA04 ,  5G004AB02 ,  5G004BA03 ,  5G004DA02 ,  5G004DC05 ,  5G004EA01 ,  5G004FA02 ,  5G004GA02 ,  5H410BB04 ,  5H410CC02 ,  5H410DD02 ,  5H410EA11 ,  5H410EB16 ,  5H410EB37 ,  5H410FF03 ,  5H410FF05 ,  5H410FF25 ,  5H410LL06 ,  5H410LL13
引用特許：
審査官引用 (3件)

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