特許

J-GLOBAL ID：200903085748176927

半導体装置及びその製造方法

発明者： 江木 雄一郎 ,  中村 初雄
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-201923
公開番号（公開出願番号）：特開2002-026141
出願日： 2000年07月04日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】インバータを構成するn型MOSトランジスタとp型MOSトランジスタの接続をローカルインターコネクトで行い、CMOSトランジスタのウェル分離層幅を狭く形成し、デバイスをより一層高集積化及び微細化することが可能となる半導体装置を提供する。【解決手段】インバータを構成するCMOSトランジスタのウェル分離を、上部が前記基板101の表面に露出しないよう、また下部を深く形成し前記ウェル分離層108の境界上の位置に導電性材料を形成することによって、ウェル分離層上の基板の表面付近及び前記導電性材料をローカルインターコネクトとして構成する構造とし、ウェル分離層108幅を狭く形成することを特徴とする。本発明によれば、デバイスをより一層高集積化及び微細化することが可能となる。

請求項（抜粋）：

基板上形成される第1の導電型のウェル及び第2の導電型のウェルを有する素子形成領域と、第1及び第2の導電型のウェルの境界に、上部が前記基板の表面に露出しないように形成されるウェル分離層と、前記第1の導電型のウェル上に、導電性材料を用いて選択的に形成される第1のゲート電極と、前記第2の導電型のウェル上に、導電性材料を用いて選択的に形成される第2のゲート電極と、前記第1の導電型のウェル上に、前記第1のゲート電極をマスクとして第2の導電型の不純物を導入して形成される一対の第1の拡散層と、前記第2の導電型のウェル上に、前記第2のゲート電極をマスクとして第1の導電型の不純物を導入して形成され、前記第1の拡散層のいずれか一方と一方が接するように形成される一対の第2の拡散層と、第1及び第2の拡散層が接する境界上に形成される第1の導電性材料と、を具備したことを特徴とする半導体装置。【請求項2】 前記第1の導電性材料は、高融点金属のシリサイドであることを特徴とする請求項1に記載の半導体装置。【請求項3】 素子形成領域の基板上の第1の領域に形成される第1の導電型のウェルと、前記素子形成領域の基板上の第2の領域に第1の導電型のウェルと接するよう形成される第2の導電型のウェルと、前記第1及び第2の導電型のウェルの境界に、上部が前記基板の表面に露出しないように形成されるウェル分離層と、前記ウェル分離層の上部の基板を一方の拡散層として用いて構成され、前記第1の導電型のウェルに形成される一方の導電型のトランジスタと、前記ウェル分離層の上部の基板を1つの拡散層として用いて構成され、前記第2の導電型のウェルに形成される第1の導電型のトランジスタと、を具備したことを特徴とする半導体装置。【請求項4】 前記ウェル分離層は、その底部が前記素子形成領域を分離する前記素子分離領域の底部よりも深く形成されていることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。【請求項5】 素子形成領域の基板上に、第1の導電型のウェル及び第2の導電型のウェルを形成する工程と、イオンを注入することによって、第1及び第2の導電型のウェルの境界に、上部が前記基板の表面に露出しないようにウェル分離層を形成する工程と、前記第1の導電型のウェル上に、導電性材料を用いて選択的に第1のゲート電極を形成する工程と、前記第2の導電型のウェル上に、導電性材料を用いて選択的に第2のゲート電極を形成する工程と、前記第1の導電型のウェル上に、前記第1のゲート電極をマスクとして第2の導電型の不純物を導入して、一対の第1の拡散層を形成する工程と、前記第2の導電型のウェル上に、前記第2のゲート電極をマスクとして第1の導電型の不純物を導入して、前記第1の拡散層のいずれか一方と、一方が接するように一対の第2の拡散層を形成する工程と、第1及び第2の拡散層が接する境界上に第1の導電性材料を形成する工程と、を具備したことを特徴とする半導体装置の製造方法。【請求項6】 前記第1の導電性材料は、高融点金属のシリサイドであることを特徴とする前記請求項5に記載の半導体装置の製造方法。【請求項7】 基板上の第1の領域に第1の導電型のウェルを形成する工程と、基板上の第2の領域に第1の導電型のウェルと接するよう第2の導電型のウェルを形成する工程と、イオンを注入することによって、前記第1及び第2の導電型のウェルの境界に、上部が前記基板の表面に露出しないようにウェル分離層を形成する工程と、前記第1の導電型のウェルに、前記ウェル分離層の上部の基板を一方の拡散層として用いた第2の導電型のトランジスタを形成する工程と、前記第2の導電型のウェルに、前記ウェル分離層の上部の基板を一方の拡散層として用いた第1の導電型のトランジスタを形成する工程と、を具備したことを特徴とする半導体装置の製造方法。【請求項8】 前記ウェル分離層は、その底部が前記素子分離領域の底部よりも深く形成することを特徴とする請求項5乃至7のいずれかに記載の半導体装置の製造方法。【請求項9】 前記イオンは、酸素イオンであることを特徴とする請求項5乃至8のいずれかに記載の半導体装置の製造方法。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/76

FI (3件)：

H01L 27/08 321 B ,  H01L 21/76 R ,  H01L 21/76 M

Fターム (21件)：

5F032AA28 ,  5F032BA01 ,  5F032BA03 ,  5F032CA17 ,  5F032DA30 ,  5F032DA60 ,  5F048AA01 ,  5F048AA09 ,  5F048AB01 ,  5F048AB03 ,  5F048AB04 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB09 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF07 ,  5F048BF16 ,  5F048BG11

引用特許：

審査官引用 (5件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-294381   出願人：日本電気株式会社
• 特開昭62-052957
  
• 特開昭57-097663
  
• 半導体集積回路装置の製造方法
  公報種別：公開公報   出願番号：特願平6-067211   出願人：川崎製鉄株式会社
• 特開昭61-265859