特許
J-GLOBAL ID：200903085792095268
半導体素子
発明者：
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出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-144730
公開番号（公開出願番号）：特開2002-083963
出願日： 2001年05月15日
公開日（公表日）： 2002年03月22日
要約：
【要約】【課題】 オン抵抗を低減するとともに、耐圧を向上する。【解決手段】 ソース層14の表面からウエル層13及びドリフト層12を貫いて半導体基板11内に至るまでトレンチ溝15が形成されている。このトレンチ溝15内のドリフト層12から半導体基板11に至る領域に、第1の絶縁膜16を介して埋め込み電極17が形成されている。、また、トレンチ溝15内のソース層14からウエル層13を通りドリフト層12に至る領域に、第2の絶縁膜18を介して埋め込み電極17と電気的に絶縁されてゲート電極19が形成されている。
請求項（抜粋）：
第1導電型の半導体基板と、前記半導体基板の一方の面に形成された第1導電型のドリフト層と、前記ドリフト層の表面に選択的に形成された第2導電型のウェル層と、前記ウェル層の表面に選択的に形成された第1導電型のソース層と、前記ソース層の表面から前記ウェル層を貫いて少なくとも前記ドリフト層内に至るまで形成されたトレンチ溝と、前記トレンチ溝内に第1の絶縁膜を介して形成された埋め込み電極と、前記ドリフト層、前記ウェル層及び前記ソース層上に第2の絶縁膜を介して形成された制御電極と、前記前記半導体基板の他方の面に形成された第1の主電極と、前記ウェル層上に形成され、前記ソース層及び前記ウェル層に接続する第2の主電極とを具備することを特徴とする半導体素子。
IPC (3件)：
H01L 29/78 653
, H01L 29/78 652
, H01L 29/78
H01L 29/78 653 A
, H01L 29/78 652 J
, H01L 29/78 652 M
, H01L 29/78 652 S
