特許
J-GLOBAL ID：200903085792980016

半導体集積回路装置の製造方法

発明者：
今井 彰

今井 彰 について

, 
早野 勝也

早野 勝也 について

, 
長谷川 昇雄

長谷川 昇雄 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-215093
公開番号（公開出願番号）：特開2002-031884
出願日： 2000年07月14日
公開日（公表日）： 2002年01月31日
要約：
【要約】【課題】 高密度に配置されるパターンを充分なプロセス裕度で転写する。【解決手段】 半導体集積回路を構成する高密度に配置されたパターンを、位相シフタSを配置することができるように第1のマスクパターンおよび第2のマスクパターン28Bに分割し、それを多重露光することで半導体基板上に所定のパターンを転写するようにした。第2のマスクパターン28Bは、主光透過パターン26c1と、その周囲に配置された複数の補助光透過パターン26c2と、主光透過パターン26c1に配置された位相シフタSとを有している。補助光透過パターン26c2は、その中心から主光透過パターン26c1の中心までの距離がほぼ等しくなるように配置した。
請求項（抜粋）：
(a)半導体基板上にポジ型のフォトレジスト膜を堆積する工程、(b)前記ポジ型のフォトレジスト膜に第1のマスクパターンを露光する工程、(c)前記ポジ型のフォトレジスト膜に前記第1のマスクパターンに重なるように第2のマスクパターンを露光する工程、(d)前記(b),(c)工程後、前記ポジ型レジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、(e)前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に所定のパターンを転写する工程を有し、前記第1のマスクパターンは、ラインパターンを転写するパターンを有し、前記第2のマスクパターンは、前記ラインパターンを分断する複数の主光透過パターン、その周囲において前記主光透過パターンからの距離が略等距離となるように配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有することを特徴とする半導体集積回路装置の製造方法。
IPC (5件)：
G03F 1/08 ,  G03F 7/20 521 ,  H01L 21/027 ,  H01L 27/108 ,  H01L 21/8242
FI (6件)：
G03F 1/08 A ,  G03F 7/20 521 ,  H01L 21/30 502 P ,  H01L 27/10 621 C ,  H01L 27/10 651 ,  H01L 27/10 671 C
Fターム (27件)：
2H095BA03 ,  2H095BB02 ,  2H095BB03 ,  5F083AD48 ,  5F083AD49 ,  5F083HA02 ,  5F083JA04 ,  5F083JA06 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA19 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083KA05 ,  5F083MA03 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR01 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM