特許
J-GLOBAL ID：200903085861805221

時分割多重処理可能なリコンフィギュラブル回路

発明者：
藤沢 久典

藤沢 久典 について

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吉沢 英樹

吉沢 英樹 について

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石原 輝雄

石原 輝雄 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 大菅 義之 ,  久木元 彰
公報種別：公開公報
出願番号（国際出願番号）：特願2004-195042
公開番号（公開出願番号）：特開2006-018539
出願日： 2004年06月30日
公開日（公表日）： 2006年01月19日
要約：
【課題】 コンフィギュレーション切替に伴う時間損失とデータ入出力のレイテンシを低減した時分割多重処理可能なリコンフィギュラブル回路を提供する。【解決手段】 本発明の時分割多重処理可能なリコンフィギュラブル回路は、所定数の整数倍の段数のパイプライン構造を有し、かつ供給される第1のコンフィギュレーション・データに応じて構成が可変な処理部を有する複数のプロセッサ要素と、複数のプロセッサ要素の入力および出力が総て接続され、入出力の間においてデータ転送を1クロックで行うネットワークと、処理部の各々に対し、前記所定数のタスク用に準備されたコンフィギュレーション・データを周期的に1クロックで切り換えて供給する切替手段から構成される。【選択図】図1
請求項（抜粋）：
所定数のタスクを並列処理可能な回路であり、 パイプライン構造を有し、かつ供給される第1のコンフィギュレーション・データに応じて構成が可変な処理手段を有する複数のプロセッサ要素と、 前記複数のプロセッサ要素の入力および出力が接続され、供給される第2のコンフィギュレーション・データに応じた前記入力および出力の間においてデータ転送を1クロックで行うネットワークと、 前記処理手段の各々に対し、前記所定数のタスク用に準備された前記第1および第2のコンフィギュレーション・データを周期的に1クロックで切り換えて供給する切替手段とを備えた ことを特徴とする時分割多重処理可能なリコンフィギュラブル回路。
IPC (5件)：
G06F 15/80 ,  G06F 9/38 ,  H03K 19/173 ,  G06F 11/00 ,  G06F 9/54
FI (5件)：
G06F15/80 ,  G06F9/38 370X ,  H03K19/173 101 ,  G06F9/06 630A ,  G06F9/06 640B
Fターム (10件)：
5B013AA18 ,  5B013DD04 ,  5B076EB02 ,  5J042BA11 ,  5J042CA00 ,  5J042CA12 ,  5J042CA14 ,  5J042CA16 ,  5J042CA20 ,  5J042DA04
引用特許：
出願人引用 (1件) 審査官引用 (3件)
  • データ並列処理方法
    公報種別：公開公報   出願番号：特願平10-058296   出願人：凸版印刷株式会社
  • 画像処理装置
    公報種別：公開公報   出願番号：特願2002-283831   出願人：ソニー株式会社
  • 画像処理装置
    公報種別：公開公報   出願番号：特願2002-349084   出願人：ソニー株式会社

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