特許
J-GLOBAL ID：200903085901055344

論理フラッシュメモリ装置を用いて原子的更新を実行する方法および装置

発明者：
ヤリ マテロ

ヤリ マテロ について


出願人/特許権者：
テラブス オーワイ

テラブス オーワイ について


代理人 (1件)： 萩原 誠
公報種別：公表公報
出願番号（国際出願番号）：特願2001-533526
公開番号（公開出願番号）：特表2003-513357
出願日： 2000年10月25日
公開日（公表日）： 2003年04月08日
要約：
【要約】一貫して成功するか、または失敗するかの何れかになる複数の更新操作を実行することにより第1ブロックのデジタルデータ(601)を更新する方法および装置を提供する。更新操作数は1以上である。前記第1ブロックのデータに関係すると共に、一貫して成功するか、または失敗するかの何れかになる更新操作全てに共通する第1識別子(TID)が起動される(701)。前記第1ブロックのデータに関係すると共に、一貫して成功するか、または失敗するかの何れかになる更新操作全てが実行される(703)。そして、更新された第1ブロックのデジタルデータが、更新された第1ブロックのデータを前記第1の識別子に関連付ける値と共に論理フラッシュメモリ装置(1101)に記憶される(707)。その後、前記第1識別子の動作は停止される(710)。
請求項（抜粋）：
一貫して成功あるいは失敗となり、その数が1以上となる複数の更新操作を実行することによって第1ブロックのデジタルデータ(601)を更新する方法において、 前記第1ブロックのデータに関係すると共に、一貫して成功あるいは失敗となる前記更新操作全てに共通する第1の識別子(TID)を起動するステップ(701)と、 前記第1ブロックのデータに関係すると共に、一貫して成功あるいは失敗となる前記更新操作全てを実行するステップ(703)と、 前記更新された第1ブロックのデータを前記第1の識別子に関連づける値と共に、前記更新された第1ブロックのデジタルデータを論理フラッシュメモリ装置(1101)に記憶するステップ(707)と、 前記第1の識別子の動作を停止するステップ(710)とをこの順番通りに備えることを特徴とする方法。
IPC (2件)：
G06F 12/00 518 ,  G06F 12/16 310
FI (2件)：
G06F 12/00 518 A ,  G06F 12/16 310 M
Fターム (6件)：
5B018GA04 ,  5B018HA04 ,  5B018NA01 ,  5B018NA06 ,  5B082DE06 ,  5B082GB00
引用特許：
審査官引用 (2件)

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