特許

J-GLOBAL ID：200903086025505090

半導体装置

発明者： 藤井 真二
出願人/特許権者： 株式会社東芝
代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-085183
公開番号（公開出願番号）：特開2004-296644
出願日： 2003年03月26日
公開日（公表日）： 2004年10月21日
要約：

【課題】ビア配置のルールに関する設計上の制約を緩和し、配線の信頼性を向上させる。【解決手段】半導体基板上にCuあるいはその合金を配線材料として用いた金属配線が層間絶縁膜を介して少なくとも2層以上形成された多層配線を有する半導体装置において、層間絶縁膜13には下層配線11と上層配線12とを接続する層間接続用ビア14が埋め込まれており、下層配線における層間接続用ビアのコンタクト部以外の空き領域に選択的に、RIEにより層間絶縁膜にダミー用ビアホール16を開口することにより発生したダミー用のダメージ領域15bが形成されている。【選択図】 図2

請求項（抜粋）：

半導体基板上にCuあるいはその合金を配線材料として用いた金属配線が層間絶縁膜を介して少なくとも2層以上に形成された多層配線と、 前記層間絶縁膜に埋め込まれ、その下層配線と上層配線との接続を行う層間接続用ビアと、 前記下層配線において前記層間接続用ビアのコンタクト部以外の空き領域に選択的に形成され、異方性エッチングにより前記層間絶縁膜にダミー用のビアホールを開口することにより発生したダミー用のダメージ領域とを具備することを特徴とする半導体装置。

IPC (3件)：

H01L21/82 ,  H01L21/3205 ,  H01L21/768

FI (3件)：

H01L21/82 W ,  H01L21/88 S ,  H01L21/90 A

Fターム (35件)：

5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ09 ,  5F033QQ16 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR15 ,  5F033SS11 ,  5F033UU03 ,  5F033VV01 ,  5F033XX00 ,  5F033XX01 ,  5F033XX06 ,  5F033XX09 ,  5F064BB35 ,  5F064EE14 ,  5F064EE22 ,  5F064EE26 ,  5F064EE27 ,  5F064EE32 ,  5F064EE51

引用特許：

審査官引用 (4件)

• 特開平3-034545
  
• 配線接続構造
  公報種別：公開公報   出願番号：特願2003-058384   出願人：株式会社ルネサステクノロジ
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2003-043896   出願人：ソニー株式会社
• 特開平3-034545