特許
J-GLOBAL ID：200903086132940786
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
伊藤 洋二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-386373
公開番号（公開出願番号）：特開2003-188174
出願日： 2001年12月19日
公開日（公表日）： 2003年07月04日
要約：
【要約】【課題】 ?@パターンの制約が少なく、?A配線ダミーパターン以外に新たな工程の追加をすることなく、?B工程の複雑化を回避し、?C他の配線層に依存せず、?D従来方法よりもいずれの電位にも固定されないものを減少させるように電位固定された配線ダミーパターンを形成する。【解決手段】 実拡散パターンを有する半導体装置上に拡散ダミーパターン9を形成する。それらの上に層間絶縁膜10を形成し、層間絶縁膜にスルーホール11を形成する。そして、この層間絶縁膜の上に実配線パターン1及び配線ダミーパターン2を形成する。このとき、配線ダミーパターン2を拡散ダミーパターン9にオーバラップするように配置し、配線ダミーパターンをスルーホール11を介して拡散ダミーパターン9と電気的に接続させる。これにより、電位固定された配線ダミーパターン2を形成することができる。
請求項（抜粋）：
半導体基板(3)上の半導体層(4、5)の表層部に形成された複数のトレンチ(6)及び該複数のトレンチ内に形成された絶縁膜(7)と、前記トレンチによって形成された前記半導体層による複数の凸部のうち、半導体素子の形成領域に形成された実拡散パターン(8)及び半導体素子の非形成領域に形成された拡散ダミーパターン(9)と、前記半導体層の上に形成された層間絶縁膜(10)と、該層間絶縁膜の上に形成された実配線パターン(1)及び配線ダミーパターン(2)とを有する半導体装置の製造方法であって、前記半導体層(4、5)を有する前記半導体基板(3)を用意する工程と、前記半導体層の表層部に前記複数のトレンチ(6)を形成することで、実拡散パターン(8)及び拡散ダミーパターン(9)を形成する工程と、前記半導体層の上に前記層間絶縁膜(10)を形成し、該層間絶縁膜に複数のスルーホール(11)を形成する工程と、前記層間絶縁膜上において、前記実配線パターンを前記実拡散パターンにオーバラップするように配置して、前記スルーホールを介して該実拡散パターンと電気的に接続させると共に、前記配線ダミーパターンを前記拡散ダミーパターンにオーバラップするように配置して、前記スルーホールを介して該拡散ダミーパターンと電気的に接続させる工程とを有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/3205
, H01L 21/82
, H01L 21/822
, H01L 27/04
H01L 21/88 S
, H01L 21/88 K
, H01L 27/04 D
, H01L 21/82 W
5F033KK01
, 5F033QQ09
, 5F033QQ37
, 5F033UU01
, 5F033VV02
, 5F033XX01
, 5F033XX02
, 5F033XX23
, 5F038CA18
, 5F038CD02
, 5F038CD05
, 5F038CD10
, 5F038CD13
, 5F038EZ20
, 5F064DD13
, 5F064DD14
, 5F064DD24
, 5F064DD50
, 5F064EE14
, 5F064EE15
, 5F064EE17
, 5F064EE22
, 5F064EE43
, 5F064EE60
