遅延回路

発明者：
出願人/特許権者：
代理人 (1件)：渡部敏彦
公報種別：公開公報
出願番号（国際出願番号）：特願2002-304142
公開番号（公開出願番号）：特開2003-179471
出願日： 2002年10月18日
公開日（公表日）： 2003年06月27日
要約：

【要約】 (修正有)【課題】低電圧低電力デバイスで用いられるCMOS集積回路用の、供給電圧及び動作温度の妥当な変動によって比較的影響されることがなく、用途の広い小型遅延回路を提供する。【解決手段】 CMOS集積回路用の低電圧低電力の汎用、小型遅延回路であって、遅延回路50のバイアス回路及び比較器は、比較的少ない単純なトランジスタ・ステージで実現することにより、回路を小型にすると共に、非常に低い供給電圧(例えば、1.5ボルト)での動作を可能にする。この遅延回路50の遅延時間は、抵抗性及び容量性の受動コンポーネントにのみ依存するようにするので、供給電圧や温度の変動に影響されない。この構成は、いくつかのタイミング要素が互いに追従することが必要な回路では、それら全てを同じ構成の抵抗器とコンデンサで形成することができるので特に有利である。

請求項（抜粋）：

遅延時間区間を決定する低電圧低電力の遅延回路であって、第一及び第二のバイアス信号を発生するバイアス回路部と、少なくとも一つのコンデンサ、及び該少なくとも一つのコンデンサの第一の端子に結合された第一のトランジスタを含み、電圧ランプ信号を発生するランプ信号発生器部であって、該電圧ランプ信号は、その電圧変化速度が該第一のトランジスタの電流レベルによって制御され、該第一のトランジスタは、その電流レベルが該第一のバイアス信号によって制御されるように該バイアス回路部に結合されたゲートを有するランプ信号発生器部と、該電圧ランプ信号を受けるべく結合されたゲートを有する第二のトランジスタを含む比較器部であって、該第二のトランジスタのゲートにおけるスイッチングしきい値電圧が公称で該第一のバイアス電圧レベルと同じであり、該スイッチングしきい値電圧は、該第二のトランジスタに直列に結合されている第三のトランジスタの電流レベルによって制御され、該第三のトランジスタは、その電流レベルが該第二のバイアス信号によって制御されるように該バイアス回路部に結合されたゲートを有する比較器部とを備え、該電圧ランプ信号の電圧変化速度と該スイッチングしきい値電圧との間の関係を、該遅延回路によって決定された遅延時間区間が正常動作時に該遅延回路に供給される供給電圧の変動に対して安定化する傾向になるように、該第一及び第二のバイアス信号によって少なくとも部分的に制御することを特徴とする遅延回路。

IPC (3件)：

H03K 5/13 , H03H 11/26 , H03K 3/353

FI (3件)：

H03K 5/13 , H03H 11/26 D , H03K 3/353 G

Fターム (19件)：

5J001AA04 , 5J001BB08 , 5J001BB13 , 5J001BB14 , 5J001BB21 , 5J001BB25 , 5J001DD05 , 5J098AA03 , 5J098AA11 , 5J098AA14 , 5J098AB11 , 5J098AB13 , 5J098AB15 , 5J098AB36 , 5J098AC04 , 5J098AC20 , 5J098AD24 , 5J098AD26 , 5J098FA03

引用特許：

出願人引用 (2件)

米国特許第5901458号明細書
米国特許第5886519号明細書

審査官引用 (6件)

特開平3-044718
特開昭55-045250
特開平3-034619

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