特許
J-GLOBAL ID：200903086443622036
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-012257
公開番号（公開出願番号）：特開平8-203267
出願日： 1995年01月30日
公開日（公表日）： 1996年08月09日
要約：
【要約】【目的】 ビット線充放電に伴う消費電流を減らし、かつ読みだし信号を大きくする。【構成】 各ビット線を4分割し、4分割されたビット線を3個のMOSトランジスタ27で接続し、MOSトランジスタ27を信号線28a及び28bにより制御し、センスアンプ24からみて選択されたメモリセル21より遠い側のビット線23を非選択にする。ビット線容量は、センスアンプ24に近い程小さくなる。この構成の単位をセンスアンプ24がセルアレイ26に対し交互なるように配置する。セル容量をビット線容量に比例したレイアウトにする。
請求項（抜粋）：
行方向及び列方向にマトリクス状の配置された複数のメモリセルと、これら複数のメモリセルを列方向に所定の単位ごとに選択状態にする複数のワード線と、複数のメモリセルに行方向の所定の単位ごとに接続され、ワード線により選択状態にあるメモリセルのデータを伝達する複数のビット線とを備えたせるセルアレイと;セルアレイの第1の側に配置され、複数のビット線のうちの2本に接続される第1のセンスアンプと;セルアレイの第2の側に配置され、複数のビット線のうちの別の2本に接続される第2のセンスアンプと;複数のワード線に接続されるワード線デコーダと;このワード線デコーダに接続されるアドレス線と;ビット線の各々の充放電電流を減らすためのMOSトランジスタと;を有し、ビット線の各々は、n(nは1以上の整数)箇所で、MOSトランジスタを介して(n+1)等分され、複数のワード線の1本が選択された場合、第1のセンスアンプからみて該選択されたワード線より前記第2の側寄りに、第1のセンスアンプに接続されているMOSトランジスタがあれば、その中で最も前記選択されたワード線に近いMOSトランジスタを非導通状態にすると共に、第2のセンスアンプからみて前記選択されたワード線より前記第1の側寄りに、第2のセンスアンプに接続されているMOSトランジスタがあれば、その中で最も前記選択されたワード線に近いMOSトランジスタを非導通状態にし、前記メモリセルの容量は、動作時のビット線容量に比例したサイズの容量を有することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/401
, G11C 11/417
G11C 11/34 362 B
, G11C 11/34 305
