半導体装置の製造方法および半導体装置

発明者：
出願人/特許権者：
代理人 (1件)：柳田征史
公報種別：公開公報
出願番号（国際出願番号）：特願2004-079333
公開番号（公開出願番号）：特開2005-268553
出願日： 2004年03月19日
公開日（公表日）： 2005年09月29日
要約：

【課題】基板上にダブルゲート構造のMISFETを形成する際に、ゲート電極の仕事関数を細かく調整して所望のしきい値電圧を得る。【解決手段】 MISFETが形成される領域を挟むように素子間ブロック4a〜4dを形成して、MISFETのフィン(半導体部)8a〜8cと素子間ブロック4a〜4dの間に幅d0、d1、d2の溝を形成し、その溝を埋めるように複数種類の金属を堆積し、溝内で合金化した後パターンニングする。幅d0、d1、d2によって溝内に堆積される金属A、Bの比率を変えられるので、所望の比率が得られるように幅d0、d1、d2を定めれば、溝内に所望の組成の金属層を形成することができる。しきい値電圧は、ゲート電極のゲート絶縁膜に接する部位の仕事関数によって決まり、仕事関数は合金の組成によって決まるため、溝幅の設定によりしきい値を所望の値に制御することができる。【選択図】図2

請求項（抜粋）：

支持基板に支持された絶縁層の上に、対向する二側面を有する1以上の半導体部と、該半導体部の高さ以上の高さを有する2以上の素子間ブロックとを、前記各半導体部が2つの素子間ブロックにより間隔dをおいて挟まれた構造となるように形成し、前記半導体部の少なくとも前記二側面を覆うゲート絶縁膜を形成し、前記構造の上に、第1の金属Aをd/2以下の所定の厚さになるまで堆積し、堆積された金属Aの上に、該金属Aと異なる第2の金属Bを堆積し、堆積された前記金属Aと前記金属Bを反応させることにより、前記半導体部と前記素子間ブロックの間に、前記金属Aと前記金属Bの組成比をxとしたときにAxB1-x(0<x≦1)で表される材料からなる幅dの金属層を形成し、前記金属層をパターンニングすることにより、前記ゲート絶縁膜に少なくとも前記二側面で接するようなゲート電極を形成することを特徴とする半導体装置の製造方法。

IPC (9件)：

H01L29/786 , H01L21/28 , H01L21/8234 , H01L21/8238 , H01L27/08 , H01L27/088 , H01L27/092 , H01L29/423 , H01L29/49

FI (9件)：

H01L29/78 618C , H01L21/28 301R , H01L27/08 331E , H01L29/78 616T , H01L29/78 617K , H01L29/78 617J , H01L27/08 102C , H01L27/08 321D , H01L29/58 G

Fターム (53件)：

4M104AA01 , 4M104BB04 , 4M104CC05 , 4M104DD26 , 4M104DD34 , 4M104DD43 , 4M104DD61 , 4M104DD75 , 4M104DD83 , 4M104GG09 , 4M104GG10 , 5F048AA09 , 5F048AC01 , 5F048AC04 , 5F048BA16 , 5F048BB02 , 5F048BB04 , 5F048BB09 , 5F048BB10 , 5F048BB15 , 5F048BB19 , 5F048BD02 , 5F048BD10 , 5F048BF02 , 5F110AA08 , 5F110BB04 , 5F110CC10 , 5F110DD05 , 5F110DD13 , 5F110EE02 , 5F110EE04 , 5F110EE06 , 5F110EE43 , 5F110EE45 , 5F110EE48 , 5F110FF02 , 5F110FF23 , 5F110FF29 , 5F110GG02 , 5F110GG12 , 5F110GG30 , 5F110HJ01 , 5F110HJ13 , 5F110HL03 , 5F110HL04 , 5F110HL11 , 5F110HL22 , 5F110HL24 , 5F110NN02 , 5F110NN23 , 5F110NN35 , 5F110NN78 , 5F110QQ19

引用特許：

審査官引用 (4件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平5-030673 出願人：日本電装株式会社
薄膜トランジスタ
公報種別：公開公報出願番号：特願平4-107787 出願人：株式会社東芝
特開昭61-015960

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