特許
J-GLOBAL ID:200903086628467444
メモリセル装置
発明者:
,
出願人/特許権者:
代理人 (1件):
矢野 敏雄 (外4名)
公報種別:公表公報
出願番号(国際出願番号):特願2000-515275
公開番号(公開出願番号):特表2001-519582
出願日: 1998年09月28日
公開日(公表日): 2001年10月23日
要約:
【要約】メモリセル装置はワードライン(WL)及びこれらのワードライン(WL)に対して横方向に延在するビットライン(BL1、BL2)を有する。それぞれワードラインのうちの1つとビットラインのうちの1つとの間に、磁気抵抗効果を有するメモリ素子(S1、S2)が接続されている。これらのメモリ素子(S1、S2)は少なくとも2つの層に互いに上下に配置されいる。
請求項(抜粋):
メモリセル装置において、 互いに基本的に平行に延在する複数のワードライン及び互いに基本的に平行に延在する複数のビットラインが設けられており、前記ワードラインは前記ビットラインに対して横方向に延在し、 メモリ素子には磁気抵抗効果を有する層構造が設けられており、前記メモリ素子はそれぞれ前記ワードラインのうちの1つと前記ビットラインのうちの1つとの間に配置されており、 前記メモリ素子は少なくとも2つの層に配置されており、該少なくとも2つの層は互いに上下に配置されている、メモリセル装置。
IPC (3件):
G11C 11/15
, H01L 27/105
, H01L 43/08
FI (3件):
G11C 11/15
, H01L 43/08 Z
, H01L 27/10 447
Fターム (13件):
5F083FZ10
, 5F083GA05
, 5F083GA12
, 5F083HA02
, 5F083JA36
, 5F083JA40
, 5F083LA12
, 5F083LA16
, 5F083MA06
, 5F083MA20
, 5F083NA01
, 5F083NA08
, 5F083PR40
引用特許:
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