特許
J-GLOBAL ID：200903086727155799
小さな接点を有する相変化記憶素子の製造方法
発明者：
出願人/特許権者：
代理人 (4件)：
志賀 正武
, 渡邊 隆
, 村山 靖彦
, 実広 信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2005-232327
公開番号（公開出願番号）：特開2006-074028
出願日： 2005年08月10日
公開日（公表日）： 2006年03月16日
要約：
【課題】小さな接点を有する相変化記憶素子の製造方法の提供。【解決手段】半導体基板上に下部導電体パターン55を形成する段階と、前記下部導電体パターンの上部面を横切って下部導電体パターンの一部領域を露出させる第1絶縁膜パターンを形成する段階と、第1絶縁膜パターンの側壁に下部導電体パターンと電気的に接続される導電性スペーサパターンを形成する段階と、第1層間絶縁膜を形成する段階と、第1層間絶縁膜及び前記導電性スペーサパターンを平坦化して下部電極60を形成する段階と、下部電極上部面を横切って下部電極の一部領域を露出させる第2絶縁膜パターンを形成する段階と、第2絶縁膜パターンの側壁に下部電極と電気的に接続される相変化物質スペーサを形成する段階と、第2層間絶縁膜を形成する段階と、第2層間絶縁膜及び相変化物質スペーサを平坦化して相変化物質パターン70を形成する段階と、を含む。【選択図】図25
請求項（抜粋）：
半導体基板上に下部導電体パターンを形成する段階と、
前記下部導電体パターンを有する半導体基板上に前記下部導電体パターンの上部面を横切って前記下部導電体パターンの一部領域を露出させる第1絶縁膜パターンを形成する段階と、
前記第1絶縁膜パターンの側壁に前記下部導電体パターンと電気的に接続される導電性スペーサパターンを形成する段階と、
前記導電性スペーサパターンを有する半導体基板上に第1層間絶縁膜を形成する段階と、
前記第1層間絶縁膜及び前記導電性スペーサパターンを平坦化して下部電極を形成する段階と、
前記下部電極を有する半導体基板上に前記下部電極上部面を横切って前記下部電極の一部領域を露出させる第2絶縁膜パターンを形成する段階と、
前記第2絶縁膜パターンの側壁に前記下部電極と電気的に接続される相変化物質スペーサを形成する段階と、
前記相変化物質スペーサを有する半導体基板上に第2層間絶縁膜を形成する段階と、
前記第2層間絶縁膜及び前記相変化物質スペーサを平坦化して相変化物質パターンを形成する段階と、
を含むことを特徴とする相変化記憶素子の製造方法。
IPC (2件)：
FI (2件)：
H01L27/10 448
, H01L45/00 A
5F083FZ10
, 5F083GA09
, 5F083JA36
, 5F083JA39
, 5F083JA40
, 5F083JA60
, 5F083PR09
, 5F083PR21
, 5F083PR40
