特許
J-GLOBAL ID：200903086845391707

メモリ

発明者：
別所 和宏

別所 和宏 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (2件)： 角田 芳末 ,  磯山 弘信
公報種別：公開公報
出願番号（国際出願番号）：特願2004-258766
公開番号（公開出願番号）：特開2006-073956
出願日： 2004年09月06日
公開日（公表日）： 2006年03月16日
要約：
【課題】 記憶素子の情報の読み出しと書き込みとの干渉に伴うエラーを本質的に低減させることができ、比較的容易に高い信頼性を実現することができるメモリを提供する。【解決手段】 記憶層5に対して中間層4を介して磁化固定層3が設けられ、積層方向に電流を流すことにより、記憶層5の磁化の向きが変化して、記憶層5に対して情報の記録が行われる記憶素子10と、記憶素子10に対して積層方向の電流を流す配線とを備え、記憶層5に記録された情報を読み出す際には、記憶素子10の電気抵抗を高抵抗状態から低抵抗状態へと変化させるときの電流と同じ極性の電流が、配線を通じて記憶素子10に流れるメモリを構成する。【選択図】 図3
請求項（抜粋）：
情報を磁性体の磁化状態により保持する記憶層を有し、 前記記憶層に対して、中間層を介して磁化固定層が設けられ、 積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる記憶素子と、 前記記憶素子に対して、前記積層方向の電流を流す電流供給手段とを備え、 前記記憶層に記録された情報を読み出す際には、前記記憶素子の電気抵抗を高抵抗状態から低抵抗状態へと変化させるように情報の記録を行うときの電流と同じ極性の電流が、前記電流供給手段を通じて前記記憶素子に流れる ことを特徴とするメモリ。
IPC (4件)：
H01L 27/105 ,  H01L 21/824 ,  G11C 11/15 ,  H01L 43/08
FI (3件)：
H01L27/10 447 ,  G11C11/15 150 ,  H01L43/08 Z
Fターム (9件)：
5F083FZ10 ,  5F083JA02 ,  5F083JA37 ,  5F083JA38 ,  5F083JA60 ,  5F083KA05 ,  5F083KA11 ,  5F083MA06 ,  5F083MA19
引用特許：
出願人引用 (1件) 審査官引用 (1件)

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