特許
J-GLOBAL ID：200903087211511510

半導体記憶装置及びその製造方法

発明者：
高橋 聡

高橋 聡 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-217932
公開番号（公開出願番号）：特開2001-044392
出願日： 1999年07月30日
公開日（公表日）： 2001年02月16日
要約：
【要約】【課題】 徒に工程数を増加させることなく、第1のセル(メモリセル)とほぼ同一工程・同一構造によりなる第2のセル(リファレンスセル、冗長メモリセル、OTP領域等)のデータリテンション特性を大幅に向上させる。【解決手段】 第2のセルがベークのダメージを受けることによりしきい値が初期状態、即ち初期しきい値に戻ろうとする性質があることを利用して、第2のセルの初期しきい値をシフトさせ、当該第2のセルに要求される設定しきい値に可及的に近づける。具体的には、チャネル領域へのしきい値制御用イオン注入を行なう際に、メモリセルと異なる不純物濃度に、又は異なる導電型の不純物をイオン注入する。
請求項（抜粋）：
電荷蓄積層を有するメモリセルである第1のセルと、前記電荷蓄積層を有し、1値の設定しきい値に規定されて使用に供される少なくとも1種の第2のセルとを備え、前記第2のセルは、製造時の初期しきい値が前記第1のセルの初期しきい値と異なり、前記設定しきい値に可及的に近づくように前記初期しきい値が調節されてなるものであることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 27/10 434 ,  H01L 29/78 371
Fターム (17件)：
5F001AA01 ,  5F001AB02 ,  5F001AB08 ,  5F001AD11 ,  5F001AD12 ,  5F001AD22 ,  5F001AD23 ,  5F001AD62 ,  5F001AF06 ,  5F001AG22 ,  5F083EP02 ,  5F083EP23 ,  5F083EP42 ,  5F083NA02 ,  5F083PR12 ,  5F083PR21 ,  5F083PR36
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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