特許
J-GLOBAL ID：200903087251560386

半導体素子及びその製造方法

発明者：
松崎 明彦

松崎 明彦 について

, 
岩渕 昭夫

岩渕 昭夫 について


出願人/特許権者：
サンケン電気株式会社

サンケン電気株式会社 について


代理人 (1件)： 高野 則次
公報種別：公開公報
出願番号（国際出願番号）：特願2001-389655
公開番号（公開出願番号）：特開2003-188391
出願日： 2001年12月21日
公開日（公表日）： 2003年07月04日
要約：
【要約】【課題】 耐圧向上を目的としてショットキ接合にPN接合を並置したJBS構造のショットキバリアダイオ-ドはチップ面積が大きくなった。【解決手段】 N+形の第1の半導体領域7の上にエピタキシャル層から成るN形の第2の半導体領域を形成する。断面形状において複数の島状部分9 ́を有するN+形の第3の半導体領域9を設ける。第3の半導体領域9の島状部分9 ́の相互間に面積の小さいP+形の第4の半導体領域10を設ける。第3の半導体領域9にショットキ接触し、第4の半導体領域に低抵抗接触するアノ-ド電極2を設ける。
請求項（抜粋）：
第1及び第2の主面を有する半導体基板と前記第1の主面に形成された第1の電極と前記第2の主面に形成された第2の電極とを有し、前記半導体基板は、前記第2の主面に露出するように配置され且つ第1導電形を有している第1の半導体領域と、前記第1の半導体領域に隣接配置され且つ前記第1の半導体領域よりも低い不純物濃度を有し且つ第1導電形を有している第2の半導体領域と、前記半導体基板の前記第1の主面に露出するように配置され且つ断面形状において所定間隔を有して並置された複数の部分又は領域を有し且つ前記第2の半導体領域よりも高い不純物濃度を有し且つ第1導電形を有し且つ前記第1の主面からの深さが前記第1の半導体領域に達しないように設定されている第3の半導体領域と、前記半導体基板の前記第1の主面に露出し且つ断面形状において前記第3の半導体領域の前記複数の部分又は領域の相互間に配置され且つ前記第1の主面からの深さが前記第3の半導体領域の深さと同一又はこれよりも浅く設定され且つ第1導電形と反対の第2導電形を有している第4の半導体領域とを備え、前記第1の電極は前記第3の半導体領域にショットキ接触し且つ前記第4の半導体領域に低抵抗接触し、前記第2の電極は前記第1の半導体領域に低抵抗接触していることを特徴とする半導体素子。
IPC (2件)：
H01L 29/861 ,  H01L 29/872
FI (2件)：
H01L 29/91 C ,  H01L 29/48 F
Fターム (5件)：
4M104AA01 ,  4M104CC03 ,  4M104FF32 ,  4M104FF35 ,  4M104GG03
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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