特許
J-GLOBAL ID：200903087274846244
半導体メモリ装置のデータ出力バッファ制御回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-343117
公開番号（公開出願番号）：特開平9-306178
出願日： 1996年12月24日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 外部から供給されるシステムクロックに同期してデータを高速で出力する同期式半導体メモリ装置のデ-タ出力バッファ制御回路を提供する。【解決手段】 本発明は、チップの外部から供給されるシステムクロックの入力に同期して動作される半導体メモリ装置のデ-タ出力バッファ制御回路において、前記システムクロックの第1エッジに同期してチップ内部から出力されるデータをデータ出力ライン対に伝送する出力レジスタと、予め設定された出力モ-ド制御信号を前記システムクロックに同期して出力する出力モ-ド制御信号発生手段と、前記内部クロックの第1エッジから第2エッジまで前記出力モ-ド制御信号をゲ-ティング出力する出力バッファ制御手段と、前記出力バッファ制御手段から出力される信号に応答して前記出力レジスタの出力を外部に供給するデータ出力手段とから構成されることを特徴とする。
請求項（抜粋）：
チップの外部から供給されるシステムクロックの入力に同期して動作される半導体メモリ装置のデータ出力バッファ制御回路において、前記システムクロックの第1エッジに同期してチップ内部から出力されるデータをデータ出力ライン対に伝送する出力レジスタと、予め設定された出力モード制御信号を前記システムロックに同期して出力する出力モード制御信号発生手段と、前記内部クロックに第1エッジから次の内部クロックの第1エッジまで前記出力モード制御信号をゲーティング出力する出力バッファ制御手段と、前記出力バッファ制御手段から出力される信号に応答して前記出力レジスタの出力を外部に供給するデータ出力手段とから構成されることを特徴とする同期式半導体メモリ装置のデータ出力バッファ制御回路。
IPC (4件)：
G11C 11/417
, G11C 11/409
, G11C 11/407
, H03K 19/096
G11C 11/34 305
, H03K 19/096 B
, G11C 11/34 354 Q
, G11C 11/34 362 S
