特許

J-GLOBAL ID：200903087344704809

半導体装置及びその製造方法

発明者： 市 川 竜 司 ,  成 毛 康 雄
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-034098
公開番号（公開出願番号）：特開平8-236715
出願日： 1995年02月22日
公開日（公表日）： 1996年09月13日
要約：

【要約】【目的】 狭い面積に容量の大きいキャパシタを従来よりも簡単な工程で形成することを可能とした半導体装置及びその製造法を提供する。【構成】 エッチングレートの異なる少なくとも2つの絶縁膜を交互に繰返して堆積し、所望の積層膜を形成する。この積層膜に異方性エッチングにより溝あるいは貫通孔(例えば、コンタクトホール)等の孔を開口後、孔内を等方性エッチングにより絶縁膜を選択的にエッチングし、孔の壁面を断面が櫛歯状に形成し、これを下地として、キャパシタを形成する。【効果】 容量の大きいキャパシタが得られる。

請求項（抜粋）：

半導体基板上に相互間のエッチングレートが異なる少なくとも第1及び第2の絶縁膜を交互に堆積して積層絶縁膜を形成する過程と、前記半導体基板の上方から異方性エッチングを行って、前記積層絶縁膜に溝又は貫通孔を形成する過程と、前記溝又は貫通孔内で等方性エッチングを行い、前記溝又は貫通孔の壁面に露出した前記積層絶縁膜のいずれかの絶縁膜を選択的に除去して前記壁面を櫛歯状に形成する過程と、前記溝又は貫通孔の壁面に第1の導電膜を堆積して第1のキャパシタ電極を形成する過程と、前記第1のキャパシタ電極上に誘電体膜を堆積する過程と、前記誘電体膜上に第2の導電膜を堆積して第2のキャパシタ電極を形成する過程と、とからなる半導体装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 A ,  H01L 27/04 C

引用特許：

審査官引用 (4件)

• 特開平3-174767
  
• 特開平4-025169
  
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平3-251775   出願人：富士通株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平4-290100   出願人：宮崎沖電気株式会社, 沖電気工業株式会社