特許
J-GLOBAL ID:200903087431792722
半導体記憶装置
発明者:
出願人/特許権者:
代理人 (1件):
紋田 誠 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平11-326251
公開番号(公開出願番号):特開2001-143484
出願日: 1999年11月17日
公開日(公表日): 2001年05月25日
要約:
【要約】【課題】 同一ワード内の記憶セルに対して、データ1とデータ0を同時に書き込むとともに、書き換えの必要のない記憶セルには書き換えストレスを与えることがない、半導体記憶装置を提供すること。【解決手段】 半導体記憶装置の各単位に、セレクトトランジスタとして機能するMOSFET(SLT)、フローティングゲ-ト(FG)を有しメモリトランジスタとして機能するMOSFET(MT)とともに、セパレーショントランジスタとして機能するMOSFET(SPT)を直列に設けることで、高電位Vppの電流経路を無くし、コントロール線(CL)に高電位Vppの中間電位を与えることで、同じワード内の各記憶単位にデータ1とデータ0とを同時に書き込む。
請求項(抜粋):
セレクトトランジスタとして機能するMOSFETと、フローティングゲ-トを有しメモリトランジスタとして機能するMOSFETと、セパレーショントランジスタとして機能するMOSFETとをこの順序で直列に接続したことを特徴とする半導体記憶装置。
IPC (5件):
G11C 16/04
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
FI (3件):
G11C 17/00 623 A
, H01L 27/10 434
, H01L 29/78 371
Fターム (27件):
5B025AA03
, 5B025AB01
, 5B025AC03
, 5B025AD04
, 5B025AE05
, 5B025AE08
, 5F001AA25
, 5F001AA61
, 5F001AB02
, 5F001AD18
, 5F001AD41
, 5F001AE02
, 5F001AF07
, 5F083EP14
, 5F083EP15
, 5F083EP27
, 5F083EP32
, 5F083ER21
, 5F083GA21
, 5F083LA10
, 5F101BA07
, 5F101BA34
, 5F101BB02
, 5F101BD09
, 5F101BD22
, 5F101BE05
, 5F101BF03
引用特許:
前のページに戻る