特許

J-GLOBAL ID：200903087465959600

半導体装置およびその製造方法

発明者： 立岩 健二
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-191802
公開番号（公開出願番号）：特開2000-021999
出願日： 1998年07月07日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】 pMOS(pチャネルMOSトランジスタ)とnMOS(nチャネルMOSトランジスタ)とを有する半導体装置で、ゲート電極形成時に、pMOS領域とnMOS領域にほぼ同等のオーバーエッチングを施す。【解決手段】 シリコン基板1上に分離酸化膜2,ゲート酸化膜3を介して形成したポリシリコン膜4のnMOS領域Bに燐6を、pMOS領域Aにボロン8をイオン注入する。pMOS領域Aのポリシリコン膜4を所定の厚さ分だけエッチング除去した後、ゲートパターンのレジスト10を形成し異方性ドライエッチングによりpMOSとnMOSのゲート電極11,12を形成する。p型よりn型のポリシリコンの方がエッチング速度が速いため、nMOS領域BよりもpMOS領域Aのポリシリコン膜4を薄くすることにより、ゲート電極形成時に、pMOS領域AとnMOS領域Bのポリシリコン膜4のエッチングをほぼ同時に終了できる。

請求項（抜粋）：

半導体基板上にゲート酸化膜を介してゲート電極となるp型半導体膜を有するpチャネルMOSトランジスタと、前記半導体基板上にゲート酸化膜を介してゲート電極となるn型半導体膜を有するnチャネルMOSトランジスタとを備えた半導体装置であって、前記p型半導体膜の膜厚を前記n型半導体膜の膜厚より薄くしたことを特徴とする半導体装置。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/3065

FI (2件)：

H01L 27/08 321 D ,  H01L 21/302 J

Fターム (26件)：

5F004AA01 ,  5F004AA05 ,  5F004BD03 ,  5F004CB18 ,  5F004DB02 ,  5F004EA02 ,  5F004EA12 ,  5F004EA17 ,  5F004EA30 ,  5F004EB02 ,  5F004FA01 ,  5F004FA02 ,  5F048AA07 ,  5F048AA09 ,  5F048AC03 ,  5F048BA01 ,  5F048BA19 ,  5F048BB04 ,  5F048BB06 ,  5F048BB07 ,  5F048BB16 ,  5F048BB17 ,  5F048BC06 ,  5F048BE03 ,  5F048BG12 ,  5F048DA25

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法及び半導体装置
  公報種別：公開公報   出願番号：特願平8-084859   出願人：ソニー株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-288928   出願人：日本電気株式会社
• 特開昭64-014916