特許
J-GLOBAL ID：200903087879986820

半導体装置の製造方法

発明者：
中村 直人

中村 直人 について

, 
宮 博信

宮 博信 について

, 
前田 喜世彦

前田 喜世彦 について


出願人/特許権者：
株式会社日立国際電気

株式会社日立国際電気 について


代理人 (1件)： 梶原 辰也
公報種別：公開公報
出願番号（国際出願番号）：特願2000-157070
公開番号（公開出願番号）：特開2001-338883
出願日： 2000年05月26日
公開日（公表日）： 2001年12月07日
要約：
【要約】【課題】 製造コスト増を抑制しつつ成膜のばらつきを防止する。【解決手段】 複数枚のウエハWを保持したボート11が処理室4に搬入され、処理室4に原料ガス21が供給されてウエハWが成膜されるCVD膜形成工程において、ボート11に保持可能な枚数よりも少枚数のウエハWがボート11に保持される際は、ウエハW群はボート11の原料ガス上流側領域に詰めて保持される。製品ウエハはボート11の上流側の成膜速度安定領域に、サイドダミーウエハは下流側の成膜速度不安定領域に保持される。処理室4内の圧力は炉口5付近の圧力計10で測定される。原料ガスと一緒にキャリアガスが供給される。【効果】 ウエハ群は処理室に供給された原料ガスを直ちに消費して行くため、下流側に空きスペースが形成されていても成膜速度は影響を受けずに済み、処理ウエハの枚数が減少したバッチでも成膜は通常のバッチと同等になる。
請求項（抜粋）：
複数枚の基板を保持したボートが処理室内に搬入され、この処理室内に処理ガスが供給されて基板に処理が施される半導体装置の製造方法において、前記ボートに保持可能な枚数よりも少ない枚数の基板が前記ボートに保持されるに際しては、その複数枚の基板は前記ボートの前記処理室内にて前記処理ガスの上流側となる領域に詰められて保持されることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/205 ,  C23C 16/458 ,  H01L 21/285
FI (3件)：
H01L 21/205 ,  C23C 16/458 ,  H01L 21/285 C
Fターム (22件)：
4K030AA16 ,  4K030EA03 ,  4K030GA01 ,  4K030GA02 ,  4K030KA04 ,  4K030KA39 ,  4K030LA15 ,  4M104BB01 ,  4M104DD44 ,  4M104HH20 ,  5F045AA06 ,  5F045AA20 ,  5F045AB03 ,  5F045AB33 ,  5F045AC05 ,  5F045AC12 ,  5F045AF19 ,  5F045BB03 ,  5F045DP19 ,  5F045EE13 ,  5F045EM01 ,  5F045GB06
引用特許：
審査官引用 (2件)

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