特許
J-GLOBAL ID：200903087943990801
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平10-075179
公開番号（公開出願番号）：特開平11-274404
出願日： 1998年03月24日
公開日（公表日）： 1999年10月08日
要約：
【要約】【課題】 微細化した半導体装置に好適な高耐圧の静電気放電(ESD)対策を提供することである。LSIの少チップ化、多ピン化に伴い、I/Oポートの狭ピッチ化が進み、保護トランジスタとラッチアップ対策のためのガードリングの距離が小さくなり、ESD耐圧が低下する問題が顕在化してきた。本発明は、ピッチが狭くても高いESD耐圧を有するI/Oポートを提供できる。【解決手段】 ガードリングと保護トランジスタ列を有する半導体装置半導体装置において、ガードリングと、保護トランジスタ列との間の基板抵抗率を他の部分よりも大きくすることを特徴とする半導体装置。
請求項（抜粋）：
第1導電型又は第2導電型の基板領域を有する半導体基板と、該半導体基板の表面部分に形成される第1導電型のウエル領域と、該ウエル領域内の基板表面部分に配設される第1導電型のガードリングと、前記ウエル領域内の前記ガードリングの内側部分に配設される第2導電型のソース・ドレイン領域を有する保護トランジスタとを備える半導体装置において、 前記ガードリングと前記ソース・ドレイン領域との間に、第2導電型領域、又は、前記ウエル領域よりも不純物濃度が低い低濃度第1導電型領域の何れかを配設したことを特徴とする半導体装置。
IPC (2件)：
引用特許：
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