特許
J-GLOBAL ID：200903088010372500
同期バンク型メモリ
発明者：
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出願人/特許権者：
代理人 (2件)：
河宮 治
, 石野 正弘
公報種別：公開公報
出願番号（国際出願番号）：特願2003-167989
公開番号（公開出願番号）：特開2005-004895
出願日： 2003年06月12日
公開日（公表日）： 2005年01月06日
要約：
【課題】同期バンク型メモリにおいてメモリアクセスサイクル時間を短縮する。【解決手段】同期バンク型多ポートメモリにおいて、レジスタ/バッファ回路は、外部のポートからのリード/ライト信号とアドレス信号の入力、データ信号の外部のポートからの入力または出力、入力されるポートブロック信号の外部への出力を行う。アクセス競合回避回路は、レジスタ・バッファ回路からアドレス信号を受け取って、バンクへのアクセスの競合が起こる場合にポートブロック信号を発生する。スイッチングネットワーク回路は、レジスタ・バッファ回路からリード/ライト信号とアドレス信号を受け取り、アクセス競合回避回路からのポートブロック信号がない場合に、バンク選択信号を生成して選択されたバンクを活性化する。同期バンク型1ポートメモリも、同様に、構成される。【選択図】図1
請求項（抜粋）：
複数の1ポートメモリセルを含むバンクと1ポートとNポートとの変換を行うポート変換回路とをそれぞれ含む複数の第1階層モジュールと、
内部クロック信号を発生するクロック生成回路と、
外部のポートからのリード/ライト信号とアドレス信号の入力、データ信号の外部のポートからの入力または出力、入力されるポートブロック信号の外部への出力を行うレジスタ回路と、
レジスタ回路からアドレス信号を受け取って、バンクへのアクセスの競合が起こる場合にポートブロック信号を発生するアクセス競合回避回路と、
レジスタ回路と複数のバンクの間に配置され、レジスタ回路からリード/ライト信号とアドレス信号を受け取り、レジスタ回路または複数のバンクからデータ信号を受け取り、アドレス信号を基にバンク列選択信号を生成してバンクに出力し、かつ、クロック生成回路からの内部クロック信号を選択されたバンクに出力するバンク列選択回路と、
レジスタ回路からアドレス信号を受け取り、アドレス信号を基にバンク行選択信号を生成してバンクに出力するバンク行選択回路とからなり、
前記のポート変換回路は、アクセス競合回避回路からのポートブロック信号がない場合に、バンク列選択信号とバンク行選択信号を基にバンクを活性化する
同期バンク型メモリ。
IPC (2件)：
FI (3件)：
G11C11/34 301E
, G06F12/06 540F
, G06F12/06 550A
5B015HH01
, 5B015HH03
, 5B015JJ21
, 5B015JJ37
, 5B015NN01
, 5B060CA12
, 5B060CD15
審査官引用 (3件)
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マルチポートキャッシュメモリ
公報種別：公開公報
出願番号：特願2000-244524
出願人：広島大学長
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半導体記憶装置
公報種別：公開公報
出願番号：特願2000-398893
出願人：富士通株式会社
-
半導体集積回路装置
公報種別：公開公報
出願番号：特願2001-299829
出願人：三菱電機株式会社
引用文献：
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