インピーダンス調整回路

発明者：
出願人/特許権者：
代理人 (1件)：高橋詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-266204
公開番号（公開出願番号）：特開2001-094409
出願日： 1999年09月20日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】インピーダンスの調整精度を落とさずに、LSI電極パッド数を削減したインピーダンス調整回路を提供する。【解決手段】イネーブル信号E1が“HI”のとき、カウンタ13は比較器11の比較結果に応じてカウントし、カウント値をNMOSアレイ15とNMOS用カウンタ値保持回路30へ出力する。NMOSアレイ15はこのカウント値に応じて抵抗を構成する。イネーブル信号E1が“LOW”のとき、カウンタ23は比較器21の比較結果に応じてカウントし、カウント値をPMOSアレイ25とPMOS用カウンタ値保持回路40へ出力する。PMOSアレイ25はこのカウント値に応じて抵抗を構成する。出力バッファ回路50は、NMOS用カウンタ値保持回路30とPMOS用カウンタ値保持回路40の出力に基づいて、抵抗を構成する。

請求項（抜粋）：

相補型金属酸化膜半導体による集積回路の出力インピーダンスを調整するインピーダンス調整回路において、該集積回路に接続される負荷に応じた第1および第2の抵抗と、前記第1、第2の抵抗が直列に接続される接続点の電位と、予め設定された第1の参照電位を比較する第1の比較器と、クロックを発生するクロック発生回路と、前記クロック発生回路から出力されるクロック数を、前記第1の比較器の比較結果に応じてカウントし、nビットのカウント値を出力する第1のカウンタと、外部から供給される信号が動作指示をしている場合に、前記第1のカウンタから出力されるnビットのカウンタ値に応じて抵抗値が変化する第1の抵抗構成部と、前記第1、第2の抵抗の接続点の電位と、予め設定された第2の参照電位を比較する第2の比較器と、前記クロック発生回路から出力されるクロック数を、前記第2の比較器の比較結果に応じてカウントし、mビットのカウント値を出力する第2のカウンタと、前記外部から供給される信号が停止指示をしている場合に、前記第2のカウンタから出力されるmビットのカウンタ値に応じて抵抗値が変化する第2の抵抗構成部と、前記集積回路に接続され、該集積回路から入力される信号がハイの場合に、前記第1のカウンタから出力されるnビットのカウンタ値に応じて抵抗値が変化する前記第1の抵抗構成部と同一の構成による第3の抵抗構成部と、前記集積回路に接続され、該集積回路から入力される信号がローの場合に、前記第2のカウンタから出力されるmビットのカウンタ値に応じて抵抗値が変化する前記第2の抵抗構成部と同一の構成による第4の抵抗構成部と、を有し、前記第3の抵抗構成部と第4の抵抗構成部が直列に接続されていることを特徴とするインピーダンス調整回路。

IPC (5件)：

H03K 19/0175 , H03K 5/08 , H03K 19/0948 , H03M 1/12 , H04L 25/02

FI (5件)：

H03K 5/08 E , H03M 1/12 B , H04L 25/02 F , H03K 19/00 101 F , H03K 19/094 B

Fターム (30件)：

5J022AA05 , 5J022BA06 , 5J022CB06 , 5J022CE06 , 5J022CF01 , 5J022CG01 , 5J039DA12 , 5J039KK23 , 5J039KK28 , 5J039MM04 , 5J039NN01 , 5J056AA00 , 5J056AA04 , 5J056AA40 , 5J056BB17 , 5J056BB53 , 5J056CC09 , 5J056CC17 , 5J056DD13 , 5J056DD29 , 5J056EE15 , 5J056FF01 , 5J056FF07 , 5J056FF08 , 5K029AA03 , 5K029AA18 , 5K029DD04 , 5K029GG07 , 5K029LL00 , 5K029LL19

引用特許：

審査官引用 (4件)

特開平4-104611
半導体集積回路装置
公報種別：公開公報出願番号：特願平9-225667 出願人：株式会社日立製作所
出力インピーダンスを自己調整する伝送線路ドライバ及びその方法
公報種別：公開公報出願番号：特願平8-096835 出願人：ヒューレット・パッカード・カンパニー

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