特許

J-GLOBAL ID：200903088233912964

半導体装置及びその製造方法

発明者： 浅井 明 ,  大西 照人 ,  高木 剛 ,  齋藤 徹 ,  市川 洋 ,  原 義博 ,  幸 康一郎 ,  能澤 克弥 ,  片山 幸治 ,  神澤 好彦
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-067982
公開番号（公開出願番号）：特開2000-332025
出願日： 2000年03月13日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 面積が小さくかつリーク電流が少なくてプロセス制御性のよい半導体装置及びその製造方法を提供する。【解決手段】 Si基板100のシャロートレンチ103に挟まれる領域にコレクタ層102を形成し、基板上に第1の堆積酸化膜108を堆積し、シャロートレンチの一部に跨るコレクタ開口部110を形成する。コレクタ開口部110における基板上に、Si/Si1-x Gex 層をエピタキシャル成長させる。基板上に第2の堆積酸化膜112を堆積し、Si/Si1-x Gex 層の中央部の上にベース開口部118を、端部にベース接合用開口部114を形成する。ベース接合用開口部114から基板内に不純物イオンの注入を行なって、外部ベースと同じ導電型の接合リーク防止層113を形成する。活性領域の幅W2よりもコレクタ開口部の幅W3を広くして占有面積を低減しつつ、接合リークを抑制する。

請求項（抜粋）：

半導体基板の活性領域に設けられバイポーラトランジスタとして機能する半導体装置であって、上記半導体基板の一部に設けられ活性領域を囲む素子分離領域と、上記半導体基板内の上記素子分離領域に挟まれる領域に設けられた第1導電型のコレクタ層と、上記半導体基板の上に設けられ、上記コレクタ層及び素子分離領域の一部に跨るコレクタ開口部を有する絶縁層と、上記コレクタ開口部における上記半導体基板及び上記絶縁層の上に設けられ、内部ベースと該内部ベースを囲む外部ベースとを含む第2導電型のベース層と、上記内部ベースの上に設けられた第1導電型のエミッタ層とを備えていることを特徴とする半導体装置。

IPC (6件)：

H01L 21/331 ,  H01L 29/73 ,  H01L 21/8222 ,  H01L 27/06 ,  H01L 21/8249 ,  H01L 29/165

FI (4件)：

H01L 29/72 ,  H01L 29/165 ,  H01L 27/06 101 U ,  H01L 27/06 321 B

引用特許：

審査官引用 (3件)

• 特開昭63-318160
  
• 特開平4-106980
  
• 従来のCMOS基板上にBICMOS集積回路を製造する方法
  公報種別：公開公報   出願番号：特願平11-337688   出願人：エステーミクロエレクトロニクスソシエテアノニム