特許
J-GLOBAL ID：200903088238060664

グローバルビット線を有するスタティックランダムアクセスメモリ

発明者：
ドナルド エー.イヴァンズ

ドナルド エー.イヴァンズ について

, 
ロナルド ジェームス ウォツニアク

ロナルド ジェームス ウォツニアク について


出願人/特許権者：
ルーセント テクノロジーズ インコーポレーテッド

ルーセント テクノロジーズ インコーポレーテッド について


代理人 (1件)： 岡部 正夫 (外11名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-286247
公開番号（公開出願番号）：特開2001-102464
出願日： 2000年09月21日
公開日（公表日）： 2001年04月13日
要約：
【要約】【課題】 コンパクトな構成および短いローカルビット線を有するSRAMセルのレイアウトを提供する。【解決手段】 このSRAMセルレイアウトは、セルの垂直寸法がセルの水平寸法に対して低減されている改良されたアスペクト比を有している。その結果として得られる付加的な水平空間によって、追加の垂直メタルチャネルの使用が可能になる。このSRAMセルレイアウトによれば、この追加の垂直メタルチャネルを、1本以上のグローバルビット線を追加するために使用することが可能になる。グローバルビット線の追加により、SRAM装置上のSRAMセル間のコミュニケーションが、従来のような1対の垂直ビット線に限定されない。したがって、従来の垂直ビット線を、より短いローカルビット線にセグメント化し得る。これらのローカルビット線は、長さがより短く、容量および抵抗が低減されている。これらの低減された容量および抵抗により、SRAM装置の性能が改善される。
請求項（抜粋）：
メモリセルを有する集積回路であって、(a)行および列に配列されたメモリセルの第1のアレイと、(b)前記第1のアレイのための第1の列サポート回路と、(c)行および列に配列されたメモリセルの第2のアレイと、(d)前記第2のアレイのための第2の列サポート回路と、を備えており、前記第1のアレイの各列は、前記第2のアレイの対応する列に対して垂直に位置合わせされていて、前記第1および第2のアレイの列における前記メモリセルは、ローカルビット線によって接続されており、前記第1のアレイの各ローカルビット線は、前記第2のアレイの対応するローカルビット線とは異なっていて、前記第1のアレイの各列および前記第2のアレイの対応する列は、1本のグローバルビット線を共有しており、各グルーバルビット線は、(1)前記第1の列サポート回路によって前記第1のアレイの対応するローカルビット線に接続され、且つ(2)前記第2の列サポート回路によって前記第2のアレイの対応するローカルビット線に接続されている、集積回路。
IPC (4件)：
H01L 21/8244 ,  H01L 27/11 ,  G11C 11/41 ,  H01L 27/10 471
FI (4件)：
H01L 27/10 471 ,  H01L 27/10 381 ,  G11C 11/34 V ,  G11C 11/34 345
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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