メモリ回路の設計装置、メモリ回路の設計方法、メモリ回路の実装方法及びメモリ回路

発明者： , , ,
出願人/特許権者：
代理人 (1件)：三好秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-264491
公開番号（公開出願番号）：特開2001-085641
出願日： 1999年09月17日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】この発明は、トランスファゲートを介してビット線を分割したメモリ回路におけるトランスファゲートの挿入位置と個数を最適化し得ることを課題とする。【解決手段】この発明は、メモリ回路の各コンポーネントを設計生成しレイアウトを出力するメモリ生成サブシステムと、メモリ回路に格納される情報のアクセス頻度とトランスファーゲートの挿入位置と挿入数に対応したメモリ回路の消費電力削減率のデータベースに基づいて、トランスファーゲートの挿入位置と挿入数を決定するデータ解析サブシステムとを備えて構成される。

請求項（抜粋）：

ビット線に複数のトランスファゲートが挿入され前記ビット線が複数に分割されてセルアレイがワード線単位で複数に分割されたメモリ回路を設計するメモリ回路の設計装置において、前記メモリ回路の仕様を入力して前記セルアレイのロウ数とカラム数を決定し、前記トランスファーゲートの挿入位置と挿入数を受けて、これらの情報ならびに前記ロウ数とカラム数に基づいて前記セルアレイを含む前記メモリ回路の各コンポーネントを設計生成し、設計生成した前記各コンポーネントを含む前記メモリ回路のレイアウトを出力するメモリ生成サブシステムと、前記メモリ生成サブシステムで決定されたロウ数とカラム数を受けて、該ロウ数とカラム数に対してトランスファーゲートの挿入位置と挿入数に対応した前記メモリ回路の消費電力削減率のデータベースを備え、前記メモリ回路に格納される情報を入力して解析し、前記情報のアクセス頻度と前記データベースに基づいて前記トランスファーゲートの挿入位置と挿入数を決定し、該トランスファーゲートの挿入位置と挿入数に基づいて前記情報を格納する前記セルアレイのアドレスを決定し、決定した前記トランスファーゲートの挿入位置と挿入数を前記メモリ生成サブシステムに与えるデータ解析サブシステムとを有することを特徴とするメモリ回路の設計装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , G11C 11/41 , G11C 11/409

FI (3件)：

H01L 27/10 681 G , G11C 11/34 345 , G11C 11/34 353 C

Fターム (22件)：

5B015HH01 , 5B015JJ03 , 5B015KA37 , 5B015KB12 , 5B015KB14 , 5B015KB22 , 5B015PP01 , 5B015PP02 , 5B024AA01 , 5B024BA05 , 5B024BA09 , 5B024CA16 , 5B024CA21 , 5F083GA01 , 5F083GA05 , 5F083GA09 , 5F083GA30 , 5F083LA03 , 5F083LA04 , 5F083LA05 , 5F083LA12 , 5F083ZA01

引用特許：

出願人引用 (3件)

半導体メモリ装置
公報種別：公開公報出願番号：特願平4-168777 出願人：松下電子工業株式会社
特開平4-159681
半導体記憶装置
公報種別：公開公報出願番号：特願平7-012257 出願人：日本電気株式会社

審査官引用 (1件)

半導体メモリ装置
公報種別：公開公報出願番号：特願平4-168777 出願人：松下電子工業株式会社

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