特許
J-GLOBAL ID：200903088735787012
薄膜半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願平7-036164
公開番号（公開出願番号）：特開平8-213626
出願日： 1995年01月31日
公開日（公表日）： 1996年08月20日
要約：
【要約】【目的】 表示用薄膜半導体装置に集積形成される補助容量用配線の低抵抗化を図ると共に、薄膜半導体装置の製造方法を効率化する。【構成】 薄膜半導体装置は、絶縁基板1上に集積形成された画素電極2、これをスイッチング駆動する薄膜トランジスタTFT及びこれに接続する補助容量Csを備えている。薄膜トランジスタTFTは絶縁基板1上に成膜された半導体薄膜3を活性領域とし、絶縁膜4aを介してその上にパタニング形成されたゲート電極5を有する。これに対し、補助容量Csは半導体薄膜3の一部に活性領域と隣接して設けた低抵抗化領域を第1電極6とし、絶縁膜4bを介して低抵抗化領域の上にパタニング形成された金属又は金属シリサイドからなる補助配線を第2電極7とする。補助容量Csの低抵抗化領域と薄膜トランジスタTFTのソース領域S及びドレイン領域Dは1回の不純物イオン注入処理により同時に形成される。
請求項（抜粋）：
絶縁基板上に集積形成された画素電極、これをスイッチング駆動する薄膜トランジスタ及びこれに接続する補助容量を備えた薄膜半導体装置であって、前記薄膜トランジスタは、絶縁基板上に成膜された半導体薄膜を活性領域とし、絶縁膜を介してその上にパタニング形成されたゲート電極を有する一方、前記補助容量は、該半導体薄膜の一部に該活性領域と隣接して設けた低抵抗化領域を第1電極とし、絶縁膜を介して該低抵抗化領域の上にパタニング形成された金属又は金属シリサイドからなる補助配線を第2電極とする事を特徴とする薄膜半導体装置。
IPC (4件)：
H01L 29/786
, H01L 21/336
, G02F 1/136 500
, H01L 27/12
H01L 29/78 612 D
, H01L 29/78 616 M
, H01L 29/78 617 L
