クロック信号タイミング調整のための遅延回路を有するデジタル回路

発明者： , ,
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2002-200467
公開番号（公開出願番号）：特開2004-048189
出願日： 2002年07月09日
公開日（公表日）： 2004年02月12日
要約：

【課題】従来技術によるクロックタイミング調整方法においては、調整回路のLSIチップ面積に占める割合が大きく、LSIの周囲温度及び電源電圧等の動作環境の影響を受け、クロックタイミングが変動するという問題がある。このような問題に鑑み、本願発明が解決しようとする課題は、回路面積が小さく、動作環境の影響を受けない分解能の高いタイミング遅延回路を実現することである。【解決手段】本願発明におけるデジタル回路においては、クロック信号のタイミングを可変にするために、インバータの駆動電流を可変にしたパルス遅延回路を具備し、該パルス遅延回路は、遅延同期ループによるパルス遅延量の安定化回路を具備するとともに、非線形特性を有するパルス遅延量設定電圧の発生回路を具備するものである。【選択図】図1

請求項（抜粋）：

クロック信号のタイミングを可変にするために遅延回路を備えたデジタル回路において、遅延同期ループを用いることにより、該遅延回路の遅延量を安定化させたことを特徴とするデジタル回路。

IPC (4件)：

H03K5/13 , G06F1/10 , H03K5/00 , H03L7/081

FI (4件)：

H03K5/13 , H03K5/00 S , G06F1/04 330A , H03L7/08 J

Fターム (14件)：

5B079BC03 , 5B079CC02 , 5B079DD06 , 5B079DD08 , 5J001AA05 , 5J001BB00 , 5J001BB14 , 5J001CC03 , 5J001DD01 , 5J001DD04 , 5J106AA03 , 5J106CC59 , 5J106DD09 , 5J106KK28

引用特許：

審査官引用 (4件)

クロック制御回路及びクロック制御方法
公報種別：公開公報出願番号：特願2000-363728 出願人：日本電気株式会社
波形整形装置およびクロック供給装置
公報種別：公開公報出願番号：特願平8-138452 出願人：三菱電機株式会社
表示装置
公報種別：公開公報出願番号：特願平10-173053 出願人：株式会社東芝

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