特許
J-GLOBAL ID：200903089198347414
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-335666
公開番号（公開出願番号）：特開2000-163957
出願日： 1998年11月26日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 リフレッシュ時間を短縮できると共に、リフレッシュ系回路の検査時間を短縮できるようにする。【解決手段】 本発明の半導体装置は、16個のメモリセルアレイ11a、ロウデコーダ12、プリデコーダ13A,13B、内部アドレス発生回路14、セレクト回路15及びリフレッシュモード切替回路16を備えている。各メモリセルアレイ11aは256本のワード線を有し、セレクト回路15は、それぞれ10ビットの内部アドレス信号及び外部アドレス信号を受け、第1のリフレッシュ制御信号REF1に基づいて内部アドレス信号又は外部アドレス信号のいずれかを選択して出力する。リフレッシュモード切替回路16は、内部アドレス信号の情報量を補完する2ビットのアドレス補完信号を受け、第2のリフレッシュ制御信号REF2に基づいてアドレス補完信号の出力を許可又は禁止する。
請求項（抜粋）：
それぞれが複数のワード線を有する複数のメモリセルアレイと、前記複数のワード線のうちのいずれか1つを選択できる情報量よりも少ない情報量を持つ内部アドレス信号を発生する内部アドレス発生回路と、前記複数のワード線のいずれかを選択する外部アドレス信号及び前記内部アドレス信号を受け、第1の制御信号に基づいて前記外部アドレス信号又は前記内部アドレス信号のいずれかを選択して出力するセレクト回路と、前記内部アドレス信号の情報量を補完するアドレス補完信号を受け、第2の制御信号に基づいて前記アドレス補完信号の出力を許可又は禁止するアドレス補完信号出力回路と、前記セレクト回路及び前記アドレス補完信号出力回路からの出力を受け、前記複数のワード線のいずれかを選択的に活性化するロウデコーダとを備えていることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/406
, G11C 11/401
, G11C 29/00 671
G11C 11/34 363 K
, G11C 29/00 671 S
, G11C 11/34 371 A
5B024AA15
, 5B024BA18
, 5B024BA20
, 5B024BA21
, 5B024CA15
, 5B024CA27
, 5B024DA10
, 5B024DA11
, 5B024EA02
, 5L106AA01
, 5L106EE06
, 5L106FF02
