半導体メモリ素子

発明者： , , , , ,
出願人/特許権者：
代理人 (3件)：小川勝男 , 田中恭助 , 佐々木孝
公報種別：公開公報
出願番号（国際出願番号）：特願2003-033112
公開番号（公開出願番号）：特開2004-014094
出願日： 2003年02月12日
公開日（公表日）： 2004年01月15日
要約：

【課題】DRAMにおける小面積利得セル・メモリ技術を用いたセルの大きさが、DRAMと比べて大きすぎるという問題がある。これは追加のトランジスタまたは配線に使う空間で使用される余分な面積によるものである。さらに、利得セル技術は、保存容量が小さいことによる保持時間の短さと漏れ電流の大きいという問題が挙げられる。【解決手段】本発明によれば、隣接するセルの間で基準ノードを共有することにより、半導体メモリ・セルを小さい表面積で実現できる。さらに、定電圧がストレージ・ノードに書き込まれるので、ワード線用に電圧ブースト回路を追加する必要がなくなり、メモリアレイの周辺回路で必要な面積を減少できる。また、この種のメモリ・セルは、容量素子を追加してリテンション時間を増加できる。【選択図】図1

請求項（抜粋）：

複数のワード線と、複数のデータ線と、前記ワード線とデータ線の交点にあるメモリ・セルとを含み、各メモリ・セルはさらに第1のスイッチ素子と、第1のコンデンサ素子とを含み、前記第1のコンデンサ素子の第1の端子は、前記第1のスイッチ素子の第1の端子へ電気的に接続され、前記第1のスイッチ素子の第1の端子はストレージノードとして働き、電荷は前記第1のスイッチ素子から転送され、前記データ線の電圧値に基づいて前記ストレージノードへ多値電圧値として蓄積されるメモリ素子において、前記メモリ・セルへの書き込み動作においては前記複数のデータ線の電圧関係がVa>Vbを満たす場合には、書き込み動作終了後において前記ストレージノードの電荷はQa<Qbになるように動作を行い、前記データ線の電圧関係が逆の場合は前記ストレージノードの電荷関係も逆になるような動作を行なうことを特徴とする半導体メモリ素子。

IPC (3件)：

G11C11/401 , H01L21/8242 , H01L27/108

FI (2件)：

G11C11/34 352Z , H01L27/10 321

Fターム (35件)：

5F083AD01 , 5F083AD02 , 5F083AD03 , 5F083AD15 , 5F083AD24 , 5F083AD56 , 5F083AD69 , 5F083GA06 , 5F083GA09 , 5F083JA06 , 5F083JA33 , 5F083JA35 , 5F083JA60 , 5F083LA03 , 5F083LA13 , 5F083LA14 , 5F083LA21 , 5F083NA03 , 5F083ZA21 , 5M024AA91 , 5M024BB02 , 5M024BB35 , 5M024BB36 , 5M024CC02 , 5M024CC03 , 5M024CC04 , 5M024CC18 , 5M024CC50 , 5M024HH13 , 5M024PP01 , 5M024PP02 , 5M024PP03 , 5M024PP04 , 5M024PP05 , 5M024PP07

引用特許：

審査官引用 (15件)

特開昭58-064695
特開昭58-064694
特開昭58-064696

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