半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-343758
公開番号（公開出願番号）：特開平9-186317
出願日： 1995年12月28日
公開日（公表日）： 1997年07月15日
要約：

【要約】【課題】動作不良を防止できる半導体装置の製造方法を得る。【解決手段】 Si基板1上にゲート電極4,ドレイン領域51,ソース領域を形成する。次に、エッチングレートの比較的低い絶縁膜61,63及び比較的高い絶縁膜62を形成し、エッチバックして、ゲート電極4のサイドウォールとして残す。次に、サイドウォールをマスクとして、イオン注入を行う。これらサイドウォールの形成,イオン注入を繰り返しす。次に、エッチングレートの高い絶縁膜62,64,66の一部をエッチング除去する。次に、シリサイド71〜73を施す。この工程によると、サリサイド工程におけるシリサイドの這い上がりによるゲート電極4とソース領域52あるいはドレイン領域52との電気的接続を抑制して、半導体装置の動作不良を防止できる半導体装置が得られる。

請求項（抜粋）：

半導体基板上にゲート電極,ソース領域,ドレイン領域を形成する第1の工程と、第1の絶縁膜を形成する第2の工程と、全面をエッチバックして、前記第2の工程で形成した絶縁膜の一部を前記ゲート電極のサイドウォールとして残す第3の工程と、前記ゲート電極,前記ソース領域,前記ドレイン領域上にシリサイドを形成する第4の工程と、を備え、前記第2,第3の工程は、少なくとも1回以上行い、前記1回以上行われる前記第2の工程のうち少なくとも1つの工程は、前記第1の絶縁膜と同条件でエッチングを行う場合のエッチングレートが前記第1の絶縁膜とは異なる第2の絶縁膜をさらに形成する工程を含み、前記1回以上行われる前記第3の工程のうち少なくとも1つの工程は、前記サイドウォールをマスクとして、前記ソース領域及びドレイン領域にイオン注入をさらに形成する工程を含み、前記第4の工程の前に前記サイドウォールの一部を選択的にエッチングして除去する工程をさらに備え、前記サイドウォールの前記ゲート電極側の一端から前記ソース領域あるいは前記ドレイン領域側の他端にかけての表面に沿った長さは、前記第7の工程によって前記サイドウォール上に成長する前記シリサイドの長さより長い半導体装置の製造方法。

IPC (6件)：

H01L 29/78 , H01L 21/336 , H01L 21/265 , H01L 21/28 301 , H01L 21/3065 , H01L 21/768

FI (7件)：

H01L 29/78 301 P , H01L 21/28 301 T , H01L 21/265 L , H01L 21/302 J , H01L 21/90 D , H01L 29/78 301 G , H01L 29/78 301 S

引用特許：

審査官引用 (5件)

半導体装置とその製造方法
公報種別：公開公報出願番号：特願平5-227634 出願人：富士通株式会社
特開平2-181934
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平5-255608 出願人：松下電器産業株式会社

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