トークン・トリガ・マルチスレッディングの方法および装置

発明者： , ,
出願人/特許権者：
代理人 (9件)：岡部正夫 , 加藤伸晃 , 産形和央 , 岡部讓 , 臼井伸一 , 越智隆夫 , 本宮照久 , 朝日伸光 , 三山勝巳
公報種別：公表公報
出願番号（国際出願番号）：特願2004-543542
公開番号（公開出願番号）：特表2006-502505
出願日： 2003年10月09日
公開日（公表日）： 2006年01月19日
要約：

マルチスレッド・プロセッサでのトークン・トリガ・マルチスレッディングの技術が開示される。マルチスレッド・プロセッサの複数のスレッドの命令発行シーケンスは、1つまたは複数の命令を発行することが許される次のスレッドを識別する値を格納する少なくとも1つのレジスタをスレッドの各々に関連付け、かつ命令発行シーケンスを制御するようにその格納された値を利用することによって制御される。例えば、マルチスレッド・プロセッサの複数のハードウェア・スレッド・ユニットの各々は、そのハードウェア・スレッド・ユニットで更新可能な対応するローカルレジスタを含むことができ、ハードウェア・スレッド・ユニットの特定のもののローカルレジスタは、その特定のハードウェア・スレッド・ユニットが1つまたは複数の命令を発行した後で1つまたは複数の命令を発行することが許される次のスレッドを識別する値を格納している。さらにまたは代わりに、グローバルレジスタ配置を使用することができる。このプロセッサは、スレッド機能停止につながるブロック状態を生じさせることなく、命令発行シーケンスをスレッドの任意の交互になる偶数・奇数シーケンスに一致させるように構成することができる。

請求項（抜粋）：

マルチスレッド・プロセッサの複数のスレッドの命令発行シーケンスを制御する方法であって、 1つまたは複数の命令を発行することが許される次のスレッドを識別する値を格納する少なくとも1つのレジスタを前記スレッドの各々に関連付ける工程と、前記命令発行シーケンスを制御するように前記格納された値を利用する工程とを備える方法。

IPC (2件)：

G06F 9/38 , G06F 9/46

FI (2件)：

G06F9/38 370B , G06F9/46 410

Fターム (4件)：

5B013AA01 , 5B013AA05 , 5B013AA14 , 5B013DD02

引用特許：

出願人引用 (6件)

米国特許出願代理人事件整理番号1007-5、「Method and Apparatus for Thread-Based Memory Access in a Multithreaded Processor」
米国特許出願代理人事件整理番号1007-6、「Multithreaded Processor With Efficient Processing For Convergence Device Applications」
米国特許出願代理人事件整理番号1007-7、「Method and Apparatus for Register File Port Reduction in a Multithreaded Processor」

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審査官引用 (3件)

多重タスク処理オペレーティング・システム及びそのコンピュータの動作方法
公報種別：公開公報出願番号：特願平4-177766 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
マルチスレッド処理方式
公報種別：公開公報出願番号：特願平5-107114 出願人：富士通株式会社
組込み型プロセッサにおいてゼロタイムコンテクストスイッチを用いて命令レベルをマルチスレッド化するシステムおよび方法
公報種別：公表公報出願番号：特願2001-547274 出願人：ウビコムインコーポレイテッド

引用文献：

審査官引用 (1件)

OpenTP1 Version5 オンライントランザクション処理機能/カーネル TACT/KERNE, 19980930, 第1版, pp.11-14,25

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