特許

J-GLOBAL ID：200903089682092897

スタティックランダムアクセスメモリ素子及びその製造方法

発明者： 李 燦 朝
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平7-286956
公開番号（公開出願番号）：特開平8-330446
出願日： 1995年11月06日
公開日（公表日）： 1996年12月13日
要約：

【要約】 (修正有)【課題】 深さの異なるコンタクトホールの形成時に、浅いコンタクトホールの下部にある薄い導電層の食刻を防止したSRAM及びその製造方法を提供する。【解決手段】 セルアレイ部と周辺回路部とに区分された半導体基板50内に形成された素子とその上面に形成される薄膜トランジスタとを絶縁させるための第1絶縁層52と、セルに一定の電源を供給するためにセルアレイ部内に形成された導電層54と、導電層上に形成されたバッファー層56と、バッファー層と周辺回路部の第1絶縁層の上部に形成された第2絶縁層58と、セルアレイ部の導電層が露出されるように第2絶縁層とバッファー層とを貫通して形成された第1コンタクトホールと、周辺回路部の半導体基板が露出されるように第2絶縁層と第1絶縁層を貫通して形成された第2コンタクトホールを設ける。

請求項（抜粋）：

セルアレイ部と周辺回路部とに区分された半導体基板と、前記半導体基板内に形成された素子とその上面に形成される薄膜トランジスタとを絶縁させるための第1絶縁層と、前記第1絶縁層上に形成され、セルに一定の電源を供給するために前記セルアレイ部内に形成された導電層と、前記セルアレイ部内の前記導電層上に形成されたバッファー層と、前記セルアレイ部の前記バッファー層と前記周辺回路部の前記第1絶縁層の上部に形成された第2絶縁層と、前記第2絶縁層上に形成され、前記セルアレイ部の前記導電層が露出されるように前記第2絶縁層と前記バッファー層とを貫通して形成された前記第1コンタクトホールを通じて前記導電層に接続される金属層の第1パターンと、前記第2絶縁層上に形成され、前記周辺回路部の前記半導体基板が露出されるように前記第2絶縁層と前記第1絶縁層とを貫通して形成された第2コンタクトホールを通じて前記半導体基板に接続される金属層の第2パターンとを備えることを特徴とするスタティックランダムアクセスメモリ素子。

IPC (4件)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 21/3065 ,  H01L 21/768

FI (5件)：

H01L 27/10 381 ,  H01L 21/302 J ,  H01L 21/90 C ,  H01L 21/90 A ,  H01L 21/90 M

引用特許：

審査官引用 (4件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平3-297930   出願人：ソニー株式会社
• 特開平3-038831
  
• コンタクトホールの形成方法
  公報種別：公開公報   出願番号：特願平4-216748   出願人：松下電器産業株式会社
• 特開昭63-140941