特許
J-GLOBAL ID：200903089856556383
電気的に消去可能なメモリデバイス
発明者：
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出願人/特許権者：
代理人 (1件)：
三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願2000-378314
公開番号（公開出願番号）：特開2001-185632
出願日： 2000年12月13日
公開日（公表日）： 2001年07月06日
要約：
【要約】【課題】信頼性とデータ保持能力を低下させないEEPROMを提供すること。【解決手段】 複数のメモリセルとを有し、各メモリセルは、基板内にN型の第1領域と、第1領域内で離間して配置されたソース領域とドレイン領域と、ゲートとを有する第1MOSトランジスタと、基板内で第1領域に横方向で隣接して形成されたP型の第2領域と、第2領域の上に絶縁層を介して形成された第1電極と、N型の第3領域(第2電極)とを有するキャパシタと、第1MOSトランジスタのゲートと、キャパシタの第1電極とが接続されてフローティングゲートを構成し、第2領域が制御ゲートとして機能し、第1MOSトランジスタのソース領域とドレイン領域に正の第1基準電圧をかけ、負の第2基準電圧を第1領域にかけ、負の第3基準電圧を第3領域に印加して、メモリセルの少なくとも1つを選択的に消去する消去回路とを有する。
請求項（抜粋）：
基板(12)と前記基板内に形成された複数のメモリセル(14)とを有し、前記メモリセルは、(A) 前記基板(12)内に形成された第1導電型(N)の第1領域(16)と、(B) 前記第1領域内で離間して配置されたソース領域(20)とドレイン領域(22)と、前記ソース領域とドレイン領域の間のチャネル(24)上に形成されたゲート(26)とを有する第1MOSトランジスタ(18)と、(C) 前記基板内で前記第1領域に横方向で隣接して形成された第2導電型(P)の第2領域(30)と、(D) 前記第2領域の上に形成された第1電極(34)と、それらの間に形成された絶縁層(36)と、前記第2領域内に形成され第2電極を構成する第1導電型(N)の第3領域(38)とを有するキャパシタ(32)と、前記第1MOSトランジスタ(18)のゲート(26)と、前記キャパシタの第1電極(34)とが接続されてフローティングゲート(40)を構成し、前記第2領域(30)が制御ゲートとして機能し、(E) 前記第1MOSトランジスタのソース領域(20)とドレイン領域(22)に第1極性の第1基準電圧をかけ、第2極性の第2基準電圧を前記第1領域(16)にかけ、第2極性の第3基準電圧を前記第3領域(38)にかけ、前記メモリセルの少なくとも1つを選択的に消去する消去回路(42)とを有し、前記第1MOSトランジスタの接合部破壊電圧以上の電圧がかからないことを特徴とする電気的に消去可能なメモリデバイス。
IPC (5件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, G11C 16/02
, H01L 27/115
H01L 29/78 371
, G11C 17/00 612 Z
, H01L 27/10 434
