半導体ナノワイヤトランジスタ

発明者： , , ,
出願人/特許権者：
代理人 (5件)：大塚康徳 , 高柳司郎 , 大塚康弘 , 木村秀二 , 下山治
公報種別：公表公報
出願番号（国際出願番号）：特願2008-516797
公開番号（公開出願番号）：特表2008-544521
出願日： 2006年06月16日
公開日（公表日）： 2008年12月04日
要約：

ナノワイヤのラップゲートトランジスタはSiより狭いバンドギャップを持つ半導体材料において実現される。ナノワイヤの歪み緩和は、トランジスタが多くの種類の基板と素子中に組み込まれるヘテロ構造との上に配置されることを可能にする。各種ヘテロ構造は、低減された衝突イオン化速度により出力コンダクタンスを低減し、電流オンオフ比を増加し、サブしきい値の傾斜を減少し、トランジスタの接触抵抗を減少し、および熱安定性を改善するためにトランジスタ中に導入される。寄生容量は半絶縁基板の使用とソースおよびドレインアクセス領域の間の横木構造の使用によって最小にされ得る。本トランジスタはデジタル高周波、低電力回路およびアナログ高周波回路に応用されるだろう。

請求項（抜粋）：

第1バンドギャップを持つ材料からなりかつトランジスタの電流チャネルを形成するナノワイヤ(205)と、前記ナノワイヤの一方の端部に配置されたソース接点(240)と、前記ナノワイヤの前記一方の端部と反対の端部に配置されたドレイン接点(250)と、前記ナノワイヤの前記ソース接点と前記ドレイン接点との間の一部分を取り囲こみかつゲート領域(206)を画定するラップゲート接点(260)とを有するラップ絶縁体ゲート型電界効果トランジスタであって、前記ナノワイヤは、前記第1バンドギャップと異なる第2バンドギャップを持つ材料からなる少なく1つのセグメントである少なくとも1つのヘテロ構造(270)を有し、前記少なくとも1つのヘテロ構造は、前記ソース接点(240)、前記ドレイン接点(240)または前記ラップゲート接点(260)のうちの1つと連結していることを特徴とするラップ絶縁体ゲート型電界効果トランジスタ。

IPC (1件)：

H01L 29/786

FI (4件)：

H01L29/78 618B , H01L29/78 617K , H01L29/78 616V , H01L29/78 626A

Fターム (30件)：

5F110AA03 , 5F110AA05 , 5F110CC09 , 5F110DD01 , 5F110DD05 , 5F110DD13 , 5F110DD14 , 5F110EE22 , 5F110EE42 , 5F110EE43 , 5F110EE45 , 5F110FF01 , 5F110FF02 , 5F110FF03 , 5F110FF12 , 5F110FF22 , 5F110FF27 , 5F110FF28 , 5F110GG01 , 5F110GG02 , 5F110GG04 , 5F110GG06 , 5F110GG12 , 5F110GG19 , 5F110GG28 , 5F110GG44 , 5F110HK09 , 5F110HK11 , 5F110HK17 , 5F110HM07

引用特許：

出願人引用 (2件)

米国特許出願第2004/0075464号公報
米国特許第5,362,972号公報

審査官引用 (2件)

半導体装置
公報種別：公開公報出願番号：特願平8-146563 出願人：ソニー株式会社
半導体装置
公報種別：公開公報出願番号：特願平9-252449 出願人：株式会社東芝

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