特許

J-GLOBAL ID：200903090092510179

マルチバンク構造を有する半導体メモリ装置

発明者： 柳 濟煥 ,  康 卜文
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平9-000437
公開番号（公開出願番号）：特開平9-190695
出願日： 1997年01月06日
公開日（公表日）： 1997年07月22日
要約：

【要約】【課題】 マルチバンク構造に適し、従来よりも集積性に優れ、消費電流も抑えられるようなデータ入出力経路制御回路を提供する。【解決手段】 カラムアドレスに従いグローバルカラム選択ラインGCSL0が活性化、ブロック選択情報BLS0とカラムアドレスに従いバンク選択信号BANK COL0/BANK COL0Bが活性化されると、バンクBank0のカラム選択スイッチ50及びスイッチング回路12がオン且つプリチャージ回路14がオフする。スイッチ50のオンでGCSL0の信号がローカルカラム選択ラインLCSL0へ伝達され、メモリセルMC0のカラム選択トランジスタ30,32により当該ビットライン対BL/BLBとサブ入出力ライン対SIO0/SIO0Bとが接続される。一方、非選択ブロックのバンク選択信号は非活性なので、非選択ブロックのLCSL0とGCSL0とは分離、且つプリチャージ回路14はプリチャージを行う。

請求項（抜粋）：

カラム選択トランジスタ対を介し接続されるビットライン対及びサブ入出力ライン対を有する多数のアレイブロックから構成されるバンクを1以上備えてなるマルチバンク構造の半導体メモリ装置において、選択バンク内アレイブロックのサブ入出力ライン対を、多数のアレイブロック共通に設けたグローバル入出力ライン対へ接続するスイッチング手段と、バンクを選択するためのカラム選択情報と選択バンク内のアレイブロックを選択するためのロー選択情報とを組合せて前記スイッチング手段を制御するブロック選択手段と、から構成されるデータ入出力経路制御回路を備えることを特徴とする半導体メモリ装置。

引用特許：

審査官引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-258407   出願人：日本電気株式会社
• 半導体メモリ
  公報種別：公開公報   出願番号：特願平5-273420   出願人：松下電子工業株式会社