特許
J-GLOBAL ID：200903090138372825
マイクロコンピュータ
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-196873
公開番号（公開出願番号）：特開2002-014947
出願日： 2000年06月29日
公開日（公表日）： 2002年01月18日
要約：
【要約】【課題】本発明は、CPUとデータ格納用のメモリとを集積してなる1チップマイクロコンピュータにおいて、より小さな回路規模で、非動作時のデータを確実に保持できるようにすることを最も主要な特徴としている。【解決手段】たとえば、書込み動作時に、電源回路11からの電源電圧が電源遮断電圧にまで低下したことを、電圧検出回路14が検出する。そして、電圧検出回路14は、書込み/読出し制御回路15へ出力する電圧検出信号dのレベルを変化させる。すると、データバス17の動作の切れ目のタイミングで、書込み/読出し制御回路15が、強誘電体メモリ21への書込み制御信号(c)の出力を停止する。これにより、書込み途中のデータが不定なデータとして強誘電体メモリ21内に書き込まれるのを防ぐ構成とされている。
請求項（抜粋）：
CPUと、このCPUからの書込み信号にしたがってデータの書込みが制御される強誘電体メモリと、電源電圧の変化を検出する電圧検出手段と、この電圧検出手段によって、前記電源電圧が規定値よりも低下したことが検出された場合に、前記強誘電体メモリへのデータの書込みを禁止する書込み制御手段とを具備したことを特徴とするマイクロコンピュータ。
IPC (4件)：
G06F 15/78 510
, G06F 12/16 340
, G11C 11/22
, G11C 16/04
G06F 15/78 510 P
, G06F 12/16 340 M
, G11C 11/22
, G11C 17/00 621 Z
5B018GA04
, 5B018LA03
, 5B018LA06
, 5B018MA01
, 5B018NA10
, 5B018QA05
, 5B025AD04
, 5B025AD09
, 5B025AD15
, 5B025AE08
, 5B062AA08
, 5B062CC02
, 5B062HH03
