特許
J-GLOBAL ID：200903090789350307
プログラムデバッグ装置
発明者：
出願人/特許権者：
代理人 (1件)：
小森 久夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-197143
公開番号（公開出願番号）：特開2000-029739
出願日： 1998年07月13日
公開日（公表日）： 2000年01月28日
要約：
【要約】【目的】プログラムのデバッグ時に変数領域のメモリの各アドレスに対するアクセス順序の適否を正確に判定する。【構成】プログラム開発支援装置14内に、デバッグ対象のCPU1が読取アクセスを実行したことをRAM1bのアドレス毎にリード記憶メモリ5に書き込むリードコントローラ3と、CPU1が書込アクセスを実行したこと及び書込アクセス前に読取アクセスが実行されていないことをアドレス毎にライト記憶メモリ6に書き込むライトコントローラ4と、を設けた。ホスト装置15は、各アドレスについてリード記憶メモリ5及びライト記憶メモリ6の記憶内容を比較するデータ比較手段10を備え、いずれかのアドレスに対して書込アクセス前に読取アクセスが実行された場合に、そのアドレスに対するアクセス順序が適正でない旨を表示手段12に表示する。
請求項（抜粋）：
プログラムを実行中のCPUによるメモリの各アドレスに対する読取アクセス及び書込アクセスのそれぞれの実行状態を記憶する読取記憶手段及び書込記憶手段と、読取記憶手段及び書込記憶手段の記憶内容に基づいてCPUが実行したアクセスの順序が適正であるか否かを判定するアクセス順序判定手段と、を設けたことを特徴とするプログラムデバック装置。
Fターム (3件)：
5B042AA01
, 5B042CC10
, 5B042FD03
