特許
J-GLOBAL ID：200903090955413088

半導体記憶装置及びその製造方法

発明者：
岩佐 昇一

岩佐 昇一 について


出願人/特許権者：
新日本製鐵株式会社

新日本製鐵株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-230360
公開番号（公開出願番号）：特開平8-078641
出願日： 1994年08月31日
公開日（公表日）： 1996年03月22日
要約：
【要約】 (修正有)【目的】 製造工程数を増やすことなく、COB(Capacitor Over Bit-line) 構造のDRAMを提供する。【構成】 メモリセル対を構成するソース拡散層17に対し、両側のドレイン拡散層2をワード線3の方向に偏倚して形成する。そして、ビット線直下のビットコンタクト7に対し、ストレージコンタクト5をビット線間に位置させる。【効果】 ビット線8やビットコンタクト7に影響を与えることなく、ストレージ電極6の厚膜化若しくは立体化を図ることができる。
請求項（抜粋）：
トランジスタとキャパシタとからなるメモリセルを有する半導体記憶装置において、ビット線方向に隣接する2つのメモリセルが夫々のトランジスタの一方の不純物拡散層を共有してメモリセル対を構成しており、各メモリセル対がフィールドシールド素子分離構造によって他のメモリセル対から素子分離されており、各メモリセル対の前記一方の不純物拡散層がビット線の直下に形成されており、各メモリセル対の夫々のトランジスタの他方の不純物拡散層が、夫々、ビット線間の直下に位置するように、ワード線方向に偏倚して形成されており、各メモリセル対が、前記一方の不純物拡散層の直上位置で第1のパッド多結晶シリコン膜を介して前記ビット線にコンタクトしており、各メモリセル対の前記他方の不純物拡散層が、ビット線間の位置で、第2のパッド多結晶シリコン膜を介して、夫々のメモリセルのキャパシタの下部電極にコンタクトしており、前記下部電極が実質的に前記ビット線よりも上層に形成されていることを特徴とする半導体記憶装置。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (2件)：
H01L 27/10 621 B ,  H01L 27/10 681 B
引用特許：
審査官引用 (4件)
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