特許
J-GLOBAL ID：200903091065252857
二重拡散形MOSトランジスタ及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-134770
公開番号（公開出願番号）：特開平11-186550
出願日： 1998年05月18日
公開日（公表日）： 1999年07月09日
要約：
【要約】 (修正有)【課題】 バルクバイアスのための別途の領域が要求されないため、チップサイズを縮めるとともに、オン抵抗を減少させる。【解決手段】 第1導電型の埋没層102を含む半導体基板100の上部に形成された第1導電型のエピタキシャル層104と、その上部に形成されたゲート電極110の位置に合わせて第1導電型のエピタキシャル層104の表面に形成された第1導電型のソース領域114と、ゲート電極110の形成された位置に合わせずに第1導電型のエピタキシャル層104の表面に形成された第1導電型のドレイン領域116と、第1導電型のソース領域114の側面および下部に隣接して第1導電型のエピタキシャル層104の表面に形成された第2導電型のボディー領域112と、第1導電型のソース領域114の下部の第2導電型のボディー領域112内に形成された第2導電型のバルクバイアス領域118とを具備する。
請求項（抜粋）：
半導体基板の上部に形成された第1導電型の埋没層と、前記第1導電型の埋没層を含む前記半導体基板の上部に形成された第1導電型のエピタキシャル層と、前記第1導電型のエピタキシャル層の上部にゲート酸化膜を介在して形成されたゲート電極と、前記ゲート電極の形成された位置に合わせて前記第1導電型のエピタキシャル層の表面に形成された第1導電型のソース領域と、前記ゲート電極の形成された位置に合わせずに前記第1導電型のエピタキシャル層の表面に形成された第1導電型のドレイン領域と、前記第1導電型のソース領域の側面および下部に隣接して前記第1導電型のエピタキシャル層の表面に形成された第2導電型のボディー領域と、前記第1導電型のソース領域の下部の前記第2導電型のボディー領域内に形成された第2導電型のバルクバイアス領域と、を具備することを特徴とする二重拡散形MOSトランジスタ。
FI (4件)：
H01L 29/78 301 D
, H01L 29/78 301 X
, H01L 29/78 652 M
, H01L 29/78 652 F
