特許
J-GLOBAL ID：200903091186010796
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-308604
公開番号（公開出願番号）：特開2002-117682
出願日： 2000年10月10日
公開日（公表日）： 2002年04月19日
要約：
【要約】【課題】 スタティック型メモリセルの書込特性動作を改善、および下限電圧特性および安定性を向上する。【解決手段】 メモリセル(MCA-MCC)の各行に対応して調整回路(10a-10c)を設け、データ書込時に、ワード線上の行選択信号および書込指示信号に従ってメモリセルのデータ書込時のデータ保持特性を低下させる。
請求項（抜粋）：
複数のメモリセルを有し、各前記メモリセルが、第1の電源ノードと第1の記憶ノードとの間に接続される第1の負荷素子と、第2の電源ノードと第2の記憶ノードとの間に接続される第2の負荷素子と、前記第1の記憶ノードと第2の電源ノードとの間に接続され、前記第2の記憶ノードの電圧に従って選択的に導通状態となる第1のドライブトランジスタと、前記第2の電源ノードと前記第2の記憶ノードとの間に接続され、前記第1の記憶ノードの電圧に従って選択的に導通状態となる第2のドライブトランジスタと、ワード線上の行選択信号に応答して前記第1の記憶ノードを第1のビット線に接続する第1のアクセストランジスタと、前記ワード線上の行選択信号に応答して前記第2の記憶ノードを第2のビット線に接続する第2のアクセストランジスタと、データ書込時前記第1および第2の記憶ノード各々と前記第1の電源ノードとの間の等価抵抗を大きくするための調整回路とを備える、半導体記憶装置。
IPC (3件)：
G11C 11/41
, G11C 11/417
, G11C 11/412
G11C 11/40 C
, G11C 11/34 305
, G11C 11/40 301
5B015HH03
, 5B015JJ11
, 5B015KA02
, 5B015KA06
, 5B015KA13
, 5B015KB92
