特許

J-GLOBAL ID：200903091409404112

SRAMメモリセルの形成方法

発明者： 塚本 雅則
出願人/特許権者： ソニー株式会社
代理人 (1件)： 志賀 富士弥 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-040230
公開番号（公開出願番号）：特開平7-249695
出願日： 1994年03月11日
公開日（公表日）： 1995年09月26日
要約：

【要約】【目的】 縮小化が図れ、且つ動作安定性を持つSRAMメモリセルの形成方法を提供する。【構成】 シリコン基板11上の導電性材料膜のうえにレジストパターン15をパターニングし、異方性加工を施しゲート16,17及びワード線18を平行に形成する。レジストを残したまま斜め方向からの固定した方向の斜めイオン注入を行い。ゲート16,17のチャネルの外側端部にホウ素を注入する。これによって、ドライバトランジスタのショートチャネル効果を抑制すると共に、ワードトランジスタのVthを低く維持して、動作安定性のよいSRAMメモリセルの形成を可能とした。

請求項（抜粋）：

半導体基体上に絶縁膜を介して導電性材料膜を形成した後、該導電性材料膜上に略平行をなすレジストパターンを形成し、該レジストパターンをマスクとして異方性エッチングを行って、ドライバトランジスタのゲートと該ワード線とが略平行をなすように形成するSRAMメモリセルの形成方法において、前記異方性エッチングの後に、前記レジストパターンを残したまま、前記ドライバトランジスタの導電型と同一の導電型のドーパントが前記ワード線の下方の半導体基体中に導入されないような照射角度の斜めイオン注入を行い、両ドライバトランジスタのチャネル端部に高濃度不純物領域を形成することを特徴とするSRAMメモリセルの形成方法。

IPC (4件)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 27/10 381 ,  H01L 29/78 301 P

引用特許：

出願人引用 (4件)

• スタテイツクRAMのメモリセルおよびそのメモリセルアレイ
  公報種別：公開公報   出願番号：特願平3-323795   出願人：ソニー株式会社
• 特開平4-262574
  
• スタテックRAMデバイス
  公報種別：公開公報   出願番号：特願平4-059566   出願人：ソニー株式会社
• 特開平4-329632