不揮発性半導体記憶装置

発明者： , , ,
出願人/特許権者：
代理人 (8件)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 峰隆司 , 福原淑弘 , 村松貞男 , 橋本良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-222601
公開番号（公開出願番号）：特開2009-054942
出願日： 2007年08月29日
公開日（公表日）： 2009年03月12日
要約：

【課題】電極間絶縁膜にHigh-k材料を用いても周辺トランジスタの性能を劣化させない。【解決手段】メモリセルは、第1及び第2拡散層間の第1チャネル領域上に第1ゲート絶縁膜7を介して形成されるフローティングゲート電極8と、フローティングゲート電極8上に第1電極間絶縁膜10を介して形成されるコントロールゲート電極2,11とを有する。周辺トランジスタは、第3及び第4拡散層間の第2チャネル領域上に第2ゲート絶縁膜16A,16Bを介して形成される下部電極17と、下部電極17上に第2電極間絶縁膜18を介して形成される上部電極3,19とを有する。下部電極17及び上部電極3,19は、第2電極間絶縁膜18に設けられた開口を介して電気的に接続される。第1及び第2電極間絶縁膜10,18は、共に、高誘電率材料を含み、第1電極間絶縁膜10は、第1構造を有し、第2電極間絶縁膜18は、第1構造とは異なる第2構造を有する。【選択図】図45

請求項（抜粋）：

半導体基板上に形成されるメモリセルと周辺トランジスタとを具備し、前記メモリセルは、第1及び第2拡散層と、前記第1及び第2拡散層間の第1チャネル領域上に形成される第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第1電極間絶縁膜と、前記第1電極間絶縁膜上に形成されるコントロールゲート電極とを有し、前記周辺トランジスタは、第3及び第4拡散層と、前記第3及び第4拡散層間の第2チャネル領域上に形成される第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成される下部電極と、前記下部電極上に形成される第2電極間絶縁膜と、前記第2電極間絶縁膜上に形成される上部電極とを有し、前記下部電極及び前記上部電極は、前記第2電極間絶縁膜に設けられた開口を介して電気的に接続され、前記第1電極間絶縁膜及び前記第2電極間絶縁膜は、共に、高誘電率材料を含み、前記第1電極間絶縁膜は、第1構造を有し、前記第2電極間絶縁膜は、前記第1構造とは異なる第2構造を有することを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

H01L 21/824 , H01L 27/115 , H01L 29/788 , H01L 29/792 , H01L 27/10

FI (3件)：

H01L27/10 434 , H01L29/78 371 , H01L27/10 481

Fターム (48件)：

5F083EP02 , 5F083EP18 , 5F083EP22 , 5F083EP23 , 5F083EP33 , 5F083EP34 , 5F083EP53 , 5F083EP55 , 5F083EP56 , 5F083EP76 , 5F083ER22 , 5F083GA11 , 5F083GA22 , 5F083JA03 , 5F083JA04 , 5F083JA19 , 5F083JA35 , 5F083JA39 , 5F083JA53 , 5F083JA56 , 5F083NA01 , 5F083NA06 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083ZA05 , 5F083ZA07 , 5F083ZA08 , 5F101BA26 , 5F101BA29 , 5F101BA36 , 5F101BA42 , 5F101BA44 , 5F101BA45 , 5F101BA47 , 5F101BB02 , 5F101BB05 , 5F101BD22 , 5F101BD27 , 5F101BD34 , 5F101BD35 , 5F101BE07 , 5F101BH19 , 5F101BH21

引用特許：

出願人引用 (2件)

半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2004-089477 出願人：株式会社東芝
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2004-377295 出願人：株式会社東芝

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