半導体メモリ

発明者：
出願人/特許権者：
代理人 (1件)：工藤宣幸
公報種別：公開公報
出願番号（国際出願番号）：特願平7-167500
公開番号（公開出願番号）：特開平9-017974
出願日： 1995年07月03日
公開日（公表日）： 1997年01月17日
要約：

【要約】【目的】分割に要する寸法を押さえながらワード線遅延時間を短縮する。歩留りを向上させる。【構成】複数のメモリセルがそれぞれ接続されている1群の高抵抗配線と、これら高抵抗配線とほぼ同一方向に設けられ、一端がワード線ドライバに接続された1群の低抵抗配線とを含んでいる1以上のメモリセルアレイを備え、相互に接続された高抵抗配線及び低抵抗配線がワード線を構成する半導体メモリに関する。高抵抗配線(WLp111〜115)はワード線方向に複数に分離分割されている。ある高抵抗配線の分割による第1の分割部分と対応する低抵抗配線との接続部(C122)が、その隣接する高抵抗配線の分割による第2の分割部分(WLp113)と第3の分割部分(WLp113)との分離箇所に近接して設けられている。

請求項（抜粋）：

複数のメモリセルがそれぞれ接続されている1群の高抵抗配線と、これら高抵抗配線とほぼ同一方向に設けられ、一端がワード線ドライバに接続された1群の低抵抗配線とを含んでいる1以上のメモリセルアレイを備え、相互に接続された上記高抵抗配線及び上記低抵抗配線がワード線を構成する半導体メモリにおいて、上記各高抵抗配線はワード線方向に複数に分離分割され、ある上記高抵抗配線の分割による第1の分割部分と対応する上記低抵抗配線との接続部が、その隣接する上記高抵抗配線の分割による第2の分割部分と第3の分割部分との分離箇所に近接して設けられていることを特徴とする半導体メモリ。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , G11C 11/401

FI (2件)：

H01L 27/10 681 A , G11C 11/34 371 K

引用特許：

審査官引用 (14件)

特開平4-318392
特開平4-318392
特開平2-025068

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