特許

J-GLOBAL ID：200903091866092843

半導体集積回路とその配線配置方法、および該方法を記録した記録媒体

発明者： 山田 保
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-228462
公開番号（公開出願番号）：特開平11-067923
出願日： 1997年08月25日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】 コアマクロ入りのチップをレイアウトする場合、コアマクロ上の配線禁止領域を迂回する配線によりチップ面積が増大する事を防ぐ。また、コアマクロ上の空き配線領域を使用して配線を行った場合、コアマクロ上を通過する信号配線の電位によりコア内のAC特性(遅延ライブラリ)が変わる事を防ぐ。【解決手段】 コアマクロ作成時に、コアマクロ上の空き配線領域抽出2を実行し、その空き配線領域を使ってコア固定内通過配線3を作り込む。チップレイアウト時には、このコア内固定通過配線3を使用して配線する。これにより、コアマクロ周辺での配線の混みを減少させる事ができチップ面積の増加を防ぐ。 また、コアマクロ作成時にコア内固定通過配線3をVDDまたはGND電位にしてコアの遅延ライブラリ4を作成する。これにより、チップレイアウト毎にコアの遅延ライブラリを変更する必要がなくなる。

請求項（抜粋）：

コアマクロを含む半導体集積回路の配線配置を行う半導体集積回路の配線配置方法であって、コアマクロ内部の空き領域を抽出し、該抽出した空き領域についての信号配線とその遅延ライブラリを作り込むコアマクロレイアウト処理を有することを特徴とする半導体集積回路の配線配置方法。

IPC (3件)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 21/82 W ,  H01L 27/04 D

引用特許：

審査官引用 (4件)

• LSI設計に於けるビルディング・ブロック方式の自動 配線方法
  公報種別：公開公報   出願番号：特願平5-113560   出願人：日本電気アイシーマイコンシステム株式会社
• 特開平4-061275
  
• 半導体集積回路の製造方法
  公報種別：公開公報   出願番号：特願平5-047237   出願人：日本電気株式会社
• 特開平4-061275